JPH0619692B2 - ラジアル・バス - Google Patents
ラジアル・バスInfo
- Publication number
- JPH0619692B2 JPH0619692B2 JP2282366A JP28236690A JPH0619692B2 JP H0619692 B2 JPH0619692 B2 JP H0619692B2 JP 2282366 A JP2282366 A JP 2282366A JP 28236690 A JP28236690 A JP 28236690A JP H0619692 B2 JPH0619692 B2 JP H0619692B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- wiring board
- lines
- transmission
- bus wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Bus Control (AREA)
- Structure Of Printed Boards (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、コンピュータを構成するＣＰＵやメモリなど
の各構成要素を電気的に接続するバスの改良に関する。
の各構成要素を電気的に接続するバスの改良に関する。
（従来の技術） 従来、コンピュータのハードウエアの構成の一例として
は、第８図に示すようにＣＰＵやメモリなどの各要素を
プリント基板１上に実装し、その各プリント基板１を各
実装面が平行になるようにコネクタ２にそれぞれ接続
し、各コネクタ２はさらに相互に電気的に接続してデー
タ・バス、制御バス、アドレス・バスなどからなるバス
３を平面的に形成したものが知られている。
は、第８図に示すようにＣＰＵやメモリなどの各要素を
プリント基板１上に実装し、その各プリント基板１を各
実装面が平行になるようにコネクタ２にそれぞれ接続
し、各コネクタ２はさらに相互に電気的に接続してデー
タ・バス、制御バス、アドレス・バスなどからなるバス
３を平面的に形成したものが知られている。
（発明が解決しようとする課題） このように、従来はバス３を平面的に形成し、このバス
３の長さ方向に複数のプリント基板１を平行に配置する
ので、ＣＰＵやメモリなどの各構成要素が多くてプリン
ト基板１の個数が多い場合には、プリント基板１の間の
距離の格差が拡大する上に、その距離もまちまちとな
る。
３の長さ方向に複数のプリント基板１を平行に配置する
ので、ＣＰＵやメモリなどの各構成要素が多くてプリン
ト基板１の個数が多い場合には、プリント基板１の間の
距離の格差が拡大する上に、その距離もまちまちとな
る。
そのため、従来のバスでは、ＣＰＵやメモリなどの各構
成要素間の伝送距離の違いにともない伝送時間がまちま
ちとなってその時間差制御が必要になり、伝送制御が複
雑化して信号の高速伝送化が困難となり、データの高速
処理化が困難であるという問題が生じていた。
成要素間の伝送距離の違いにともない伝送時間がまちま
ちとなってその時間差制御が必要になり、伝送制御が複
雑化して信号の高速伝送化が困難となり、データの高速
処理化が困難であるという問題が生じていた。
そこで、本発明は、信号を高速伝送できる上に、その信
号の伝送誤りのないバスを提供することを目的とする。
号の伝送誤りのないバスを提供することを目的とする。
（課題を解決するための手段） かかる目的を達成するためには、本発明は以下のように
構成した。
構成した。
すなわち、本発明は、長さの等しい複数個の信号線を共
通接続点を中心に放射状に絶縁板の表裏にそれぞれ配列
し、これら表裏の関連する一対の信号線をそれぞれ組み
合わせて複数個の伝送線路を放射状に形成し、当該複数
個の各伝送線路の各先端に整合回路をそれぞれ接続した
バス配線板を同一軸線上に重ねて複数個配置し、 前記各整合回路の各一端を、前記各バス配線板の周縁に
沿って外方に向けて配列した各処理要素の外部接続部に
電気的に接続することを特徴とする。
通接続点を中心に放射状に絶縁板の表裏にそれぞれ配列
し、これら表裏の関連する一対の信号線をそれぞれ組み
合わせて複数個の伝送線路を放射状に形成し、当該複数
個の各伝送線路の各先端に整合回路をそれぞれ接続した
バス配線板を同一軸線上に重ねて複数個配置し、 前記各整合回路の各一端を、前記各バス配線板の周縁に
沿って外方に向けて配列した各処理要素の外部接続部に
電気的に接続することを特徴とする。
（作用） このように構成する本発明では、同一軸線上に重ねたバ
ス配線板に配置される関連する各信号線からなる伝送線
路の集合の単位が並列バスを形成し、その各伝送線路を
データ線、アドレス線、制御線などにそれぞれ割り当て
る。
ス配線板に配置される関連する各信号線からなる伝送線
路の集合の単位が並列バスを形成し、その各伝送線路を
データ線、アドレス線、制御線などにそれぞれ割り当て
る。
また、本発明では、各伝送線路の長さがそれぞれ等し
く、その各伝送線路の各終端に整合回路をそれぞれ接続
するので、各処理要素の間はいずれも電気的に等距離と
なり全ての処理要素間の伝送距離が均一化し、伝送線路
に流れる信号波形の位相がすべての伝送線路の先端で等
しく、各処理要素に同時に信号が伝わる。このため信号
の伝達時間にづれがなくタイミングを合せるための調停
装置が不要で通信制御が単純になる。その上に、伝送線
路で信号の反射が起こりにくく、 さらに本発明では、長さの等しい複数の信号線を共通接
続点を中心に放射状に配列するとともに、その各信号線
で形成する伝送線路の各終端に整合回路をそれぞれ接続
した配線板を同一軸線上に重ねて複数個配置することに
よりバスを形成するようにしたので、接続する処理要素
が多数であっても、バスの長さが全体的に短縮して伝送
距離が短かくなり、もって雑音が発生しにくく雑音に強
い。
く、その各伝送線路の各終端に整合回路をそれぞれ接続
するので、各処理要素の間はいずれも電気的に等距離と
なり全ての処理要素間の伝送距離が均一化し、伝送線路
に流れる信号波形の位相がすべての伝送線路の先端で等
しく、各処理要素に同時に信号が伝わる。このため信号
の伝達時間にづれがなくタイミングを合せるための調停
装置が不要で通信制御が単純になる。その上に、伝送線
路で信号の反射が起こりにくく、 さらに本発明では、長さの等しい複数の信号線を共通接
続点を中心に放射状に配列するとともに、その各信号線
で形成する伝送線路の各終端に整合回路をそれぞれ接続
した配線板を同一軸線上に重ねて複数個配置することに
よりバスを形成するようにしたので、接続する処理要素
が多数であっても、バスの長さが全体的に短縮して伝送
距離が短かくなり、もって雑音が発生しにくく雑音に強
い。
（実施例） 以下、図面を参照して本発明実施例について説明する。
バス配線板５は、第１図に示すように絶縁板の表裏に後
述のような導体パターンを形成した両面プリント基板か
らなる。
述のような導体パターンを形成した両面プリント基板か
らなる。
すなわち、バス配線板５は、長さの等しい複数本の信号
線６および信号線７を、絶縁板の表裏上に中心の共通接
続点から等間隔かつ放射状にそれぞれ配列し、これら表
裏の同位相の各一対からなる信号線６，７により例えば
３１個というように複数個の伝送線路を放射状に形成す
る（第１図参照）。
線６および信号線７を、絶縁板の表裏上に中心の共通接
続点から等間隔かつ放射状にそれぞれ配列し、これら表
裏の同位相の各一対からなる信号線６，７により例えば
３１個というように複数個の伝送線路を放射状に形成す
る（第１図参照）。
バス配線板５の表側に形成する各信号線６の各一端は、
抵抗Ｒ１を介在してバス配線板５の表側外周部に等間隔
に設けた接続端子８と接続する。抵抗Ｒ１としては、印
刷抵抗やチップ抵抗などが好適である。
抵抗Ｒ１を介在してバス配線板５の表側外周部に等間隔
に設けた接続端子８と接続する。抵抗Ｒ１としては、印
刷抵抗やチップ抵抗などが好適である。
一方、バス配線板５の裏側に形成する各信号線７の各一
端は、抵抗Ｒ１を介在してバス配線板５の裏側外周部に
沿って形成した接地パターン９に接続する。そして、接
地パターン９を、導通孔１０を介してバス配線板５の表
側に設けたランド１１に接続する。ランド１１と接続端
子８との間には、抵抗Ｒ２を接続する（第２図および第
３図参照）。抵抗Ｒ２としては、印刷抵抗やチップ抵抗
などが好適である。
端は、抵抗Ｒ１を介在してバス配線板５の裏側外周部に
沿って形成した接地パターン９に接続する。そして、接
地パターン９を、導通孔１０を介してバス配線板５の表
側に設けたランド１１に接続する。ランド１１と接続端
子８との間には、抵抗Ｒ２を接続する（第２図および第
３図参照）。抵抗Ｒ２としては、印刷抵抗やチップ抵抗
などが好適である。
このように構成するバス配線板５は、第４図に示すよう
に上下方向の同一軸線上に等間隔隔てて、かつ各バス配
線板５の信号線６，７がそれぞれ同位相になるように、
所定の個数を配置する。従って、これら同位相に配置さ
れる関連のある信号線６，７の集合の単位が、並列バス
をそれぞれ形成する。この並列バスを形成する各信号線
６，７は、データ線、アドレス線、制御線などにそれぞ
れ割当てる。
に上下方向の同一軸線上に等間隔隔てて、かつ各バス配
線板５の信号線６，７がそれぞれ同位相になるように、
所定の個数を配置する。従って、これら同位相に配置さ
れる関連のある信号線６，７の集合の単位が、並列バス
をそれぞれ形成する。この並列バスを形成する各信号線
６，７は、データ線、アドレス線、制御線などにそれぞ
れ割当てる。
そして、このように配置したバス配線板５の周縁に沿っ
て処理要素１２を実装したプリント基板１３を直立させ
て放射状に配列する（第５図参照）。各プリント基板１
３に設けた外部接続端子１４は、コネクタ（図示せず）
を介在してバス配線板５の対応する各接続端子８に電気
的に接続する。なお、バス配線板５の各接続端子８に
は、第２図に示すように上記のコネクタの各接続ピンを
着脱自在なソケット１５を接続する。
て処理要素１２を実装したプリント基板１３を直立させ
て放射状に配列する（第５図参照）。各プリント基板１
３に設けた外部接続端子１４は、コネクタ（図示せず）
を介在してバス配線板５の対応する各接続端子８に電気
的に接続する。なお、バス配線板５の各接続端子８に
は、第２図に示すように上記のコネクタの各接続ピンを
着脱自在なソケット１５を接続する。
各プリント基板１３に搭載する処理要素１２としては、
プロセッサ（ＣＰＵ）や各種のメモリのほかに、キーボ
ードや表示装置などの入出力装置を制御する入出力プロ
セッサがある。
プロセッサ（ＣＰＵ）や各種のメモリのほかに、キーボ
ードや表示装置などの入出力装置を制御する入出力プロ
セッサがある。
次に、上記のように構成するバス配線板５の中心から半
径方向に信号線６，７により構成される一つの伝送線路
の高周波信号における等価回路は、第６図に示すように
なる。
径方向に信号線６，７により構成される一つの伝送線路
の高周波信号における等価回路は、第６図に示すように
なる。
第６図において、Ｃ１は抵抗Ｒ１の両端における静電容
量、Ｃ２は信号線６，７間などで形成される静電容量で
ある。そして、これら静電容量Ｃ１および静電容量Ｃ２
は、抵抗Ｒ１および抵抗Ｒ２と組み合わさって図示のよ
うな整合回路１６を形成する。
量、Ｃ２は信号線６，７間などで形成される静電容量で
ある。そして、これら静電容量Ｃ１および静電容量Ｃ２
は、抵抗Ｒ１および抵抗Ｒ２と組み合わさって図示のよ
うな整合回路１６を形成する。
次に、整合回路１６を形成する抵抗Ｒ１、抵抗Ｒ２の各
地の決定方法について説明する。
地の決定方法について説明する。
いま、バス配線板５に信号線６，７により形成される放
射状の伝送線路をＮ本とすると、このバスは第６図で示
すような等価回路の伝送線路に、（Ｎ−１）本の同様の
等価回路の伝送線路が分岐接続したものと考えられる。
射状の伝送線路をＮ本とすると、このバスは第６図で示
すような等価回路の伝送線路に、（Ｎ−１）本の同様の
等価回路の伝送線路が分岐接続したものと考えられる。
従って、抵抗Ｒ１、抵抗Ｒ２の各値の決定に際しては、
上記の点を考慮するとともに、伝送線路の特性インピー
ダンスの値などを考慮し、伝送系全体でインピーダンス
の整合ができる最適値を求めればよい。
上記の点を考慮するとともに、伝送線路の特性インピー
ダンスの値などを考慮し、伝送系全体でインピーダンス
の整合ができる最適値を求めればよい。
そして、このようにして決定した抵抗Ｒ１、抵抗Ｒ２の
各値により各伝送線路の各整合回路１６を形成すれば、
各処理要素１２間では、誤伝送なくデータの高速転送が
可能となる。
各値により各伝送線路の各整合回路１６を形成すれば、
各処理要素１２間では、誤伝送なくデータの高速転送が
可能となる。
次に、バス配線板の他の実施例について第７図を参照し
て説明する。
て説明する。
このバス配線板１７は、第１図で示すバス配線板５を２
枚使用し、上下方向において上側のバス配線板５の各信
号線６の中間に下側のバス配線板５の信号線６が位置す
るように、プリプレグ１８を介在して両者を一体に積層
したものである。なお、第７図では、バス配線板５の整
合回路１６の詳細は省略してある。
枚使用し、上下方向において上側のバス配線板５の各信
号線６の中間に下側のバス配線板５の信号線６が位置す
るように、プリプレグ１８を介在して両者を一体に積層
したものである。なお、第７図では、バス配線板５の整
合回路１６の詳細は省略してある。
このように構成するバス配線板１７は、２枚のバス配線
板５の各接続端子８が千鳥状に配置されるので、接続ピ
ンが千鳥状に配置されたコネクタを用いて第５図のよう
なコンピュータシステムを形成できる。
板５の各接続端子８が千鳥状に配置されるので、接続ピ
ンが千鳥状に配置されたコネクタを用いて第５図のよう
なコンピュータシステムを形成できる。
（発明の効果） 以上のように本発明では、各伝送線路の長さがそれぞれ
等しく、その各伝送線路の各終端に整合回路をそれぞれ
接続するので、各処理要素の間はいずれも電気的に等距
離となり全ての処理要素間の伝送距離が均一化する。こ
のため、伝送線路に流れる信号波形の位相がすべての伝
送線路の先端で等しく、各処理要素に同時に信号が伝わ
る。このため信号の伝達時間にづれがなくタイミングを
合せるための調停装置が不要で通信制御が単純になる。
その上に、伝送線路系で信号の反射や損失が起こりにく
い。従って、本発明では、信号の高速伝送が実現でき、
しかも信号の伝送誤りが生じにくいという効果が得られ
る。
等しく、その各伝送線路の各終端に整合回路をそれぞれ
接続するので、各処理要素の間はいずれも電気的に等距
離となり全ての処理要素間の伝送距離が均一化する。こ
のため、伝送線路に流れる信号波形の位相がすべての伝
送線路の先端で等しく、各処理要素に同時に信号が伝わ
る。このため信号の伝達時間にづれがなくタイミングを
合せるための調停装置が不要で通信制御が単純になる。
その上に、伝送線路系で信号の反射や損失が起こりにく
い。従って、本発明では、信号の高速伝送が実現でき、
しかも信号の伝送誤りが生じにくいという効果が得られ
る。
さらに本発明では、長さの等しい複数の信号線を共通接
続点を中心に放射状に配列するとともに、その各信号線
で形成する伝送線路の各終端に整合回路をそれぞれ接続
したバス配線板を同一軸線上に重ねて複数個配置するこ
とによりバスを形成したので、接続する処理要素が多数
であっても、バスの長さが全体的に短縮し伝送距離が短
かくなり、もって雑音が発生しにくく雑音に強いという
効果が得られる。
続点を中心に放射状に配列するとともに、その各信号線
で形成する伝送線路の各終端に整合回路をそれぞれ接続
したバス配線板を同一軸線上に重ねて複数個配置するこ
とによりバスを形成したので、接続する処理要素が多数
であっても、バスの長さが全体的に短縮し伝送距離が短
かくなり、もって雑音が発生しにくく雑音に強いという
効果が得られる。
第１図はバス配線板の一例を示す平面図、第２図はその
主要部を示す断面図、第３図は第２図の導体パターンと
抵抗の接続関係を示す斜視図、第４図はバス配線板の配
置例を示す図、第５図はバス配線板を使用してコンピュ
ータシステムを構成した斜視図、第６図はバス配線板の
中心から半径方向に信号線により構成される一つの伝送
線路の高周波信号における等価回路、第７図はバス配線
板の他の実施例を示す分解斜視図、第８図は従来の技術
を説明する図である。 ５、１７はバス配線板、６，７は信号線、１２は処理要
素、１６は整合回路である。
主要部を示す断面図、第３図は第２図の導体パターンと
抵抗の接続関係を示す斜視図、第４図はバス配線板の配
置例を示す図、第５図はバス配線板を使用してコンピュ
ータシステムを構成した斜視図、第６図はバス配線板の
中心から半径方向に信号線により構成される一つの伝送
線路の高周波信号における等価回路、第７図はバス配線
板の他の実施例を示す分解斜視図、第８図は従来の技術
を説明する図である。 ５、１７はバス配線板、６，７は信号線、１２は処理要
素、１６は整合回路である。
Claims (2)
- 【請求項１】長さの等しい複数個の信号線を共通接続点
を中心に放射状に絶縁板の表裏にそれぞれ配列し、これ
ら表裏の関連する一対の信号線をそれぞれ組み合わせて
複数個の伝送線路を放射状に形成し、当該複数個の各伝
送線路の各先端に整合回路をそれぞれ接続したバス配線
板を同一軸線上に重ねて複数個配置し、 前記各整合回路の各一端を、前記各バス配線板の周縁に
沿って外方に向けて配列した各処理要素の外部接続部に
電気的に接続することを特徴とするラジアル・バス。 - 【請求項２】前記整合回路は、複数の抵抗、および前記
伝送線路間で形成される静電容量により形成してなるこ
とを特徴とする請求項１に記載のラジアル・バス。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2282366A JPH0619692B2 (ja) | 1990-10-19 | 1990-10-19 | ラジアル・バス |
| US07/774,812 US5210682A (en) | 1990-10-19 | 1991-10-11 | Radial type of parallel system bus structure having pairs of conductor lines with impedance matching elements |
| IL99739A IL99739A0 (en) | 1990-10-19 | 1991-10-14 | Radial and parallel bus structure |
| CA002053562A CA2053562A1 (en) | 1990-10-19 | 1991-10-16 | Radial-and-parallel bus structure |
| AU85908/91A AU8590891A (en) | 1990-10-19 | 1991-10-16 | Radial-and-parallel bus structure |
| EP91309574A EP0481779A1 (en) | 1990-10-19 | 1991-10-17 | Radial and parallel bus structure |
| KR1019910018400A KR920008611A (ko) | 1990-10-19 | 1991-10-18 | 방사형 버스 |
| TW80108233A TW201832B (ja) | 1990-10-19 | 1991-10-18 | |
| NZ240286A NZ240286A (en) | 1990-10-19 | 1991-10-18 | Radial and parallel bus structure with impedance matching elements between printed radial conductor pairs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2282366A JPH0619692B2 (ja) | 1990-10-19 | 1990-10-19 | ラジアル・バス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04156608A JPH04156608A (ja) | 1992-05-29 |
| JPH0619692B2 true JPH0619692B2 (ja) | 1994-03-16 |
Family
ID=17651474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2282366A Expired - Lifetime JPH0619692B2 (ja) | 1990-10-19 | 1990-10-19 | ラジアル・バス |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0619692B2 (ja) |
| TW (1) | TW201832B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3442237B2 (ja) | 1996-10-30 | 2003-09-02 | 株式会社日立製作所 | 間隙結合式バスシステム |
| KR101518939B1 (ko) * | 2013-12-23 | 2015-05-11 | 현대자동차 주식회사 | 차량용 전원판 및 접지판 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS545929B2 (ja) * | 1972-12-25 | 1979-03-23 | ||
| JPS5488038A (en) * | 1977-12-24 | 1979-07-12 | Fujitsu Ltd | Data processor |
| JPS6037268U (ja) * | 1983-08-20 | 1985-03-14 | 富士通株式会社 | プリント配線基板の装着構造 |
-
1990
- 1990-10-19 JP JP2282366A patent/JPH0619692B2/ja not_active Expired - Lifetime
-
1991
- 1991-10-18 TW TW80108233A patent/TW201832B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| TW201832B (ja) | 1993-03-11 |
| JPH04156608A (ja) | 1992-05-29 |
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