JPH06196846A - セラミック基板上に銅回路パターンを形成する方法 - Google Patents
セラミック基板上に銅回路パターンを形成する方法Info
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Abstract
(57)【要約】
【目的】 本発明は、セラミック基板上に銅回路パター
ンを形成する方法を提供する。 【構成】 本発明の方法によれば、セラミック基板に第
１の酸化銅層と第２の銅層が施される。マスクされない
区域が、銅回路パターンの配置構成にて銅上に形成され
るよう、銅の選定された区域をマスクする。マスクされ
ない区域に隣接した銅上に、銅をめっきすることのでき
ないマスクされた区域を形成させる。銅のマスクされな
い区域を、中性ｐＨ溶液中にて逆パルスめっき法によっ
てめっきする。次いでマスクを除去し、マスクされない
区域から銅と酸化銅が除去されないよう、銅層と酸化銅
層をエッチングする。その後、残部の銅を基板に直接結
合する。
ンを形成する方法を提供する。 【構成】 本発明の方法によれば、セラミック基板に第
１の酸化銅層と第２の銅層が施される。マスクされない
区域が、銅回路パターンの配置構成にて銅上に形成され
るよう、銅の選定された区域をマスクする。マスクされ
ない区域に隣接した銅上に、銅をめっきすることのでき
ないマスクされた区域を形成させる。銅のマスクされな
い区域を、中性ｐＨ溶液中にて逆パルスめっき法によっ
てめっきする。次いでマスクを除去し、マスクされない
区域から銅と酸化銅が除去されないよう、銅層と酸化銅
層をエッチングする。その後、残部の銅を基板に直接結
合する。
Description
【０００１】
【産業上の利用分野】本発明は、セラミック基板上に銅
回路パターンを形成する方法に関する。さらに詳細には
本発明は、直接結合プロセス（ｄｉｒｅｃｔ ｂｏｎｄ
ｐｒｏｃｅｓｓ）によって銅をセラミック基板に結合
させる方法に関する。
回路パターンを形成する方法に関する。さらに詳細には
本発明は、直接結合プロセス（ｄｉｒｅｃｔ ｂｏｎｄ
ｐｒｏｃｅｓｓ）によって銅をセラミック基板に結合
させる方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】従来
技術においては、銅をセラミック基板（例えば酸化アル
ミニウム）に直接結合させること、そしてこの銅をエッ
チングしてセラミック基板上に銅回路パターンを形成さ
せることが知られている。銅と基板の間に銅／酸化銅メ
ルトを形成させることによって、銅が基板に直接結合さ
れる。このメルトを冷却すると、銅と基板との間に強い
結合が形成される。このプロセスは、米国特許第３，７
６６，６３４号に詳細に説明されている。
技術においては、銅をセラミック基板（例えば酸化アル
ミニウム）に直接結合させること、そしてこの銅をエッ
チングしてセラミック基板上に銅回路パターンを形成さ
せることが知られている。銅と基板の間に銅／酸化銅メ
ルトを形成させることによって、銅が基板に直接結合さ
れる。このメルトを冷却すると、銅と基板との間に強い
結合が形成される。このプロセスは、米国特許第３，７
６６，６３４号に詳細に説明されている。
【０００３】銅を直接基板に結合させた後、プリント回
路の製造に関して当業界にて知られている従来の方法に
より銅回路パターンを形成させる。プリント回路は、回
路の所望の電気通路に対応したパターンにて銅がエッチ
ングされるというエッチングプロセスによって造られ
る。プリント回路を形成する際には、シルクスクリーン
印刷によってレジストのマスクが銅に施される。次いで
銅と基板が、エッチング溶液（通常は塩酸の水溶液）の
浴中に浸漬される。適当な時間間隔の経過後、マスクさ
れない区域の銅が塩酸によって除去されて、施されたマ
スクのパターンと同一の銅回路パターンが得られる。
路の製造に関して当業界にて知られている従来の方法に
より銅回路パターンを形成させる。プリント回路は、回
路の所望の電気通路に対応したパターンにて銅がエッチ
ングされるというエッチングプロセスによって造られ
る。プリント回路を形成する際には、シルクスクリーン
印刷によってレジストのマスクが銅に施される。次いで
銅と基板が、エッチング溶液（通常は塩酸の水溶液）の
浴中に浸漬される。適当な時間間隔の経過後、マスクさ
れない区域の銅が塩酸によって除去されて、施されたマ
スクのパターンと同一の銅回路パターンが得られる。
【０００４】銅回路パターンが厚くなるほど、最終的に
得られる回路の電気負荷搬送能力は大きくなる。しかし
ながら、銅が基板に直接結合する厚い銅回路パターンの
製造は経済的とは言えない。なぜなら、厚い銅層をエッ
チングするには、エッチング時間が許容しえないほどの
長さとなるからである。さらに、酸に対する暴露時間が
長くなる結果、よく知られている望ましくないシャドー
効果（ｓｈａｄｏｗｅｆｆｅｃｔ）が生成される。後述
するように、本発明は、セラミック基板上に銅回路パタ
ーンを形成する方法を提供しており、本方法は、直接結
合プロセスによって銅とセラミック基板との間に強い結
合が形成されるという長所を組み込みつつ、シャドー効
果を引き起こすことなく、増大した厚さの銅導体パター
ンをこのような直接結合した銅の形で形成させることを
経済的なものにしている。
得られる回路の電気負荷搬送能力は大きくなる。しかし
ながら、銅が基板に直接結合する厚い銅回路パターンの
製造は経済的とは言えない。なぜなら、厚い銅層をエッ
チングするには、エッチング時間が許容しえないほどの
長さとなるからである。さらに、酸に対する暴露時間が
長くなる結果、よく知られている望ましくないシャドー
効果（ｓｈａｄｏｗｅｆｆｅｃｔ）が生成される。後述
するように、本発明は、セラミック基板上に銅回路パタ
ーンを形成する方法を提供しており、本方法は、直接結
合プロセスによって銅とセラミック基板との間に強い結
合が形成されるという長所を組み込みつつ、シャドー効
果を引き起こすことなく、増大した厚さの銅導体パター
ンをこのような直接結合した銅の形で形成させることを
経済的なものにしている。
【０００５】
【課題を解決するための手段】本発明の方法によれば、
セラミック基板上に銅回路パターンを形成する方法が提
供される。本方法においては、セラミック基板、前記セ
ラミック基板を覆う形で配置された第１の酸化銅層、お
よび前記酸化銅層を覆う形で配置された第２の銅層、を
含む複合物が形成される。次いで、マスクされない区域
が銅回路パターンの配置構成にて銅上に形成され、そし
て前記のマスクされない区域に隣接した銅上に、銅をめ
っきすることのできないマスクされた区域が形成される
よう、銅の選定された区域がマスクされる。次に、銅の
マスクされない区域を銅でめっきして、マスクされない
区域の厚さを増大させる。めっき操作は、逆パルスめっ
きプロセス（ｒｅｖｅｒｓｅ ｐｕｌｓｅ ｐｌａｔｉ
ｎｇ ｐｒｏｃｅｓｓ）によって中性ｐＨ溶液中で行わ
れる。第１の酸化銅層が除去されないよう、中性のｐＨ
溶液であることが必要である。さらに、従来のフォトエ
ッチングプロセスと異なり、銅回路パターンの配置構成
を有するのはマスクされない区域である。次いでマスク
を除去し、マスクされない区域から銅と酸化銅が除去さ
れるよう、第１の酸化銅層と第２の銅層がエッチングさ
れる。エッチングの前または後に、直接結合プロセスに
よって銅が基板に結合される。
セラミック基板上に銅回路パターンを形成する方法が提
供される。本方法においては、セラミック基板、前記セ
ラミック基板を覆う形で配置された第１の酸化銅層、お
よび前記酸化銅層を覆う形で配置された第２の銅層、を
含む複合物が形成される。次いで、マスクされない区域
が銅回路パターンの配置構成にて銅上に形成され、そし
て前記のマスクされない区域に隣接した銅上に、銅をめ
っきすることのできないマスクされた区域が形成される
よう、銅の選定された区域がマスクされる。次に、銅の
マスクされない区域を銅でめっきして、マスクされない
区域の厚さを増大させる。めっき操作は、逆パルスめっ
きプロセス（ｒｅｖｅｒｓｅ ｐｕｌｓｅ ｐｌａｔｉ
ｎｇ ｐｒｏｃｅｓｓ）によって中性ｐＨ溶液中で行わ
れる。第１の酸化銅層が除去されないよう、中性のｐＨ
溶液であることが必要である。さらに、従来のフォトエ
ッチングプロセスと異なり、銅回路パターンの配置構成
を有するのはマスクされない区域である。次いでマスク
を除去し、マスクされない区域から銅と酸化銅が除去さ
れるよう、第１の酸化銅層と第２の銅層がエッチングさ
れる。エッチングの前または後に、直接結合プロセスに
よって銅が基板に結合される。
【０００６】エッチング操作時、より厚いめっき区域に
おいてはっきりした厚さ減少が現れる前に、非めっき区
域におけるめっきされていない第１の酸化銅層と第２の
銅層が除去される。銅回路パターンの正確な厚さが極め
て重要である場合は、めっき区域がエッチング後に所望
の厚さとなるよう、めっきの厚さを選択することができ
る。第１の酸化銅層と第２の銅層は初めは薄いので、非
めっき区域のこれらの層は、厚い銅層をエッチングする
のにかかるような、また従来技術にて必要とされるよう
な時間間隔と比べて、比較的短い時間間隔で除去するこ
とができる。厚い銅回路パターン（銅が基板に直接結合
している）の形成を原価効率の良いものにするのは、こ
うしたエッチング時間の減少である。さらに、エッチン
グ時間の減少により、シャドー効果が現れなくなる。
おいてはっきりした厚さ減少が現れる前に、非めっき区
域におけるめっきされていない第１の酸化銅層と第２の
銅層が除去される。銅回路パターンの正確な厚さが極め
て重要である場合は、めっき区域がエッチング後に所望
の厚さとなるよう、めっきの厚さを選択することができ
る。第１の酸化銅層と第２の銅層は初めは薄いので、非
めっき区域のこれらの層は、厚い銅層をエッチングする
のにかかるような、また従来技術にて必要とされるよう
な時間間隔と比べて、比較的短い時間間隔で除去するこ
とができる。厚い銅回路パターン（銅が基板に直接結合
している）の形成を原価効率の良いものにするのは、こ
うしたエッチング時間の減少である。さらに、エッチン
グ時間の減少により、シャドー効果が現れなくなる。
【０００７】図１を参照すると、酸化アルミニウムまた
は酸化ベリリウムから形成することのできるセラミック
基板１０が示されている。従来のやり方にしたがって、
先ずセラミック基板１０を、溶媒を使用して超音波クリ
ーナー中で洗浄する。この点に関して、適切な溶媒はア
セトン、アルコール、および塩素化溶媒である。次い
で、第１の酸化銅層１２を基板１０上に、約５００〜５
０００オングストロームの範囲の厚さにまでスパッタリ
ングすることによって、酸化銅／銅複合物を形成させ
る。第１の酸化銅層の厚さは、好ましくは１０００〜２
０００オングストロームの範囲であり、最も好ましくは
約２０００オングストロームである。第１の酸化銅層１
２は、標準的なＤＣ・ＭＡＧＮＡＴＲＯＮまたは他のス
パッタリング装置を使用して、ほぼ１００％の酸素を含
有した反応性雰囲気にて銅をスパッタリングすることに
よって施される。次いで酸素をカットオフし、本質的に
不活性の雰囲気にてスパッタリングを継続して、第１の
酸化銅層１２上に第２の銅層１４を施す。第２の銅層１
４は、層中に不連続点がないよう、さらにまた層が、本
発明にて意図されているめっきプロセスにおいてカソー
ドとして作用するに足るコンダクタンスを示すよう、充
分に厚くなければならない。第２の銅層１４が約１．０
０マイクロメートルのトータル厚さを有するようになる
まで、スパッタリングを継続する。
は酸化ベリリウムから形成することのできるセラミック
基板１０が示されている。従来のやり方にしたがって、
先ずセラミック基板１０を、溶媒を使用して超音波クリ
ーナー中で洗浄する。この点に関して、適切な溶媒はア
セトン、アルコール、および塩素化溶媒である。次い
で、第１の酸化銅層１２を基板１０上に、約５００〜５
０００オングストロームの範囲の厚さにまでスパッタリ
ングすることによって、酸化銅／銅複合物を形成させ
る。第１の酸化銅層の厚さは、好ましくは１０００〜２
０００オングストロームの範囲であり、最も好ましくは
約２０００オングストロームである。第１の酸化銅層１
２は、標準的なＤＣ・ＭＡＧＮＡＴＲＯＮまたは他のス
パッタリング装置を使用して、ほぼ１００％の酸素を含
有した反応性雰囲気にて銅をスパッタリングすることに
よって施される。次いで酸素をカットオフし、本質的に
不活性の雰囲気にてスパッタリングを継続して、第１の
酸化銅層１２上に第２の銅層１４を施す。第２の銅層１
４は、層中に不連続点がないよう、さらにまた層が、本
発明にて意図されているめっきプロセスにおいてカソー
ドとして作用するに足るコンダクタンスを示すよう、充
分に厚くなければならない。第２の銅層１４が約１．０
０マイクロメートルのトータル厚さを有するようになる
まで、スパッタリングを継続する。
【０００８】図２を参照すると、銅１４のマスクされな
い区域１８が所望の銅回路パターンの構成配置にて銅層
１４上に形成されるよう、マスク１６が施される。この
ようにして、マスクされない区域に隣接した第２の銅層
上に、銅をめっきすることのできないマスクされた区域
２０が形成される。マスク１６は、従来のフォトレジス
ト材料を含み、シルクスクリーン印刷法または他のよく
知られている手法にしたがって従来法により施される。
い区域１８が所望の銅回路パターンの構成配置にて銅層
１４上に形成されるよう、マスク１６が施される。この
ようにして、マスクされない区域に隣接した第２の銅層
上に、銅をめっきすることのできないマスクされた区域
２０が形成される。マスク１６は、従来のフォトレジス
ト材料を含み、シルクスクリーン印刷法または他のよく
知られている手法にしたがって従来法により施される。
【０００９】図３を参照すると、マスクされない区域１
８に銅をめっきして、より高い電流を伝えることができ
るように、所望の回路パターンの厚さに増大させてい
る。この操作は逆パルス銅めっきプロセスによって行わ
れる。このプロセスにおいては、第１の酸化銅層１２、
第２銅層１４、およびマスク１６と一体になった基板１
０を、電解質として作用する硫酸銅の室温の飽和水溶液
（ほぼ中性ｐＨの溶液）を含んだめっき槽中に吊るす。
第２の銅層１４がカソードとして作用し、銅プレートま
たは銅箔がアノードとして作用する。窒素を硫酸銅溶液
中に連続的に吹き込んで、硫酸銅溶液が溶解酸素を含ま
ないように保持するのが好ましい。硫酸銅の飽和溶液を
使用すると、めっき操作において通常使用される酸性媒
体中に容易に溶解する第１の酸化銅層１２が溶解するの
が防止される。
８に銅をめっきして、より高い電流を伝えることができ
るように、所望の回路パターンの厚さに増大させてい
る。この操作は逆パルス銅めっきプロセスによって行わ
れる。このプロセスにおいては、第１の酸化銅層１２、
第２銅層１４、およびマスク１６と一体になった基板１
０を、電解質として作用する硫酸銅の室温の飽和水溶液
（ほぼ中性ｐＨの溶液）を含んだめっき槽中に吊るす。
第２の銅層１４がカソードとして作用し、銅プレートま
たは銅箔がアノードとして作用する。窒素を硫酸銅溶液
中に連続的に吹き込んで、硫酸銅溶液が溶解酸素を含ま
ないように保持するのが好ましい。硫酸銅の飽和溶液を
使用すると、めっき操作において通常使用される酸性媒
体中に容易に溶解する第１の酸化銅層１２が溶解するの
が防止される。
【００１０】めっき操作は、逆電流または逆電圧を使用
することによって達成される。１つの例としては、先ず
−０．７ボルト（飽和カロメル照合電極に対して）を約
１秒間加える。銅イオン、水素イオン、および酸素が還
元されて、銅金属、発生期の水素、およびヒドロキシル
イオンが形成される。次いで電圧を逆にして、約＋０．
０５ボルトを約０．１秒加える。＋０．０５ボルトにお
いては、銅は陰極作用により保護され、酸化されない。
しかしながら、めっきサイクル時に銅表面上または銅表
面のやや下に生成する発生期水素は、酸化を受けて水素
イオンを形成する。その結果、銅プレート中への水素拡
散、または銅プレートの取り込み（ｕｐ−ｔａｋｅ）は
最小限に抑えられる。さらに、銅めっきの速度は、めっ
き電圧が一定の場合より大きい。なぜなら、一般にめっ
き操作は−０．７ボルトで行われるからである。プロセ
スを完全に行うために、銅が付着して所望の厚さになる
まで、−０．７ボルトにて約１秒と＋０．０５ボルトに
て約０．１秒との間で、電圧をサイクルさせる。これ
は、容易に入手しうる従来の装置を使用して行うことが
できる。
することによって達成される。１つの例としては、先ず
−０．７ボルト（飽和カロメル照合電極に対して）を約
１秒間加える。銅イオン、水素イオン、および酸素が還
元されて、銅金属、発生期の水素、およびヒドロキシル
イオンが形成される。次いで電圧を逆にして、約＋０．
０５ボルトを約０．１秒加える。＋０．０５ボルトにお
いては、銅は陰極作用により保護され、酸化されない。
しかしながら、めっきサイクル時に銅表面上または銅表
面のやや下に生成する発生期水素は、酸化を受けて水素
イオンを形成する。その結果、銅プレート中への水素拡
散、または銅プレートの取り込み（ｕｐ−ｔａｋｅ）は
最小限に抑えられる。さらに、銅めっきの速度は、めっ
き電圧が一定の場合より大きい。なぜなら、一般にめっ
き操作は−０．７ボルトで行われるからである。プロセ
スを完全に行うために、銅が付着して所望の厚さになる
まで、−０．７ボルトにて約１秒と＋０．０５ボルトに
て約０．１秒との間で、電圧をサイクルさせる。これ
は、容易に入手しうる従来の装置を使用して行うことが
できる。
【００１１】実験によれば、−０．７ボルトは２００マ
イクロアンペアのめっき電流を生成し、＋０．０５逆電
圧は約１〜１０マイクロアンペアのめっき電流を生成し
た。約２４時間経過時、約８．９９Ｅ３クーロンの消費
後に、マスクされない区域１８は、約５ｃｍ3のエリア
において約０．１３〜０．１５ｍｍのプレート厚さに達
した。
イクロアンペアのめっき電流を生成し、＋０．０５逆電
圧は約１〜１０マイクロアンペアのめっき電流を生成し
た。約２４時間経過時、約８．９９Ｅ３クーロンの消費
後に、マスクされない区域１８は、約５ｃｍ3のエリア
において約０．１３〜０．１５ｍｍのプレート厚さに達
した。
【００１２】電気めっきを行った後、マスキング材料を
剥がすか、あるいは溶媒（例えばアセトン）で洗い落と
し、そしてあらかじめ露出していなかった区域２０を、
５容量％塩酸水溶液中で数秒間エッチングする。これに
より、あらかじめ露出していなかった区域２０から銅と
酸化銅が除去される。露出区域１８も銅が除去される
が、比較的わずかなパーセントの厚さである。
剥がすか、あるいは溶媒（例えばアセトン）で洗い落と
し、そしてあらかじめ露出していなかった区域２０を、
５容量％塩酸水溶液中で数秒間エッチングする。これに
より、あらかじめ露出していなかった区域２０から銅と
酸化銅が除去される。露出区域１８も銅が除去される
が、比較的わずかなパーセントの厚さである。
【００１３】図５は、図４に示した基板を、約１０６５
〜１０８０℃の範囲のピーク温度（好ましくは１０７５
℃）を有する窒素ベルト炉（ｎｉｔｒｏｇｅｎ ｂｅｌ
ｔｆｕｒｎａｃｅ）中で焼成したものである。この温度
は、銅の融点未満であるが、銅／酸化銅混合物の共融温
度より高い。冷却後、第２の銅層１４の残部が極めて強
い結合力でセラミック基板に結合する。以上のことから
わかるように、エッチング工程の前に直接結合を行うこ
ともでき、このとき最終生成物にはいかなる変化も起こ
らない。
〜１０８０℃の範囲のピーク温度（好ましくは１０７５
℃）を有する窒素ベルト炉（ｎｉｔｒｏｇｅｎ ｂｅｌ
ｔｆｕｒｎａｃｅ）中で焼成したものである。この温度
は、銅の融点未満であるが、銅／酸化銅混合物の共融温
度より高い。冷却後、第２の銅層１４の残部が極めて強
い結合力でセラミック基板に結合する。以上のことから
わかるように、エッチング工程の前に直接結合を行うこ
ともでき、このとき最終生成物にはいかなる変化も起こ
らない。
【００１４】好ましい実施態様を挙げて本発明を説明し
てきたが、当技術者にとっては、本発明の精神と範囲を
逸脱することなく、種々の変形や改良形が可能であるこ
とは言うまでもない。
てきたが、当技術者にとっては、本発明の精神と範囲を
逸脱することなく、種々の変形や改良形が可能であるこ
とは言うまでもない。
【図１】図１は、本発明の方法にしたがってセラミック
基板上に銅回路パターンを作製するときの逐次的な工程
を示した、一部省略の概略断面図である。
基板上に銅回路パターンを作製するときの逐次的な工程
を示した、一部省略の概略断面図である。
【図２】図２は、本発明の方法にしたがってセラミック
基板上に銅回路パターンを作製するときの逐次的な工程
を示した、一部省略の概略断面図である。
基板上に銅回路パターンを作製するときの逐次的な工程
を示した、一部省略の概略断面図である。
【図３】図３は、本発明の方法にしたがってセラミック
基板上に銅回路パターンを作製するときの逐次的な工程
を示した、一部省略の概略断面図である。
基板上に銅回路パターンを作製するときの逐次的な工程
を示した、一部省略の概略断面図である。
【図４】図４は、本発明の方法にしたがってセラミック
基板上に銅回路パターンを作製するときの逐次的な工程
を示した、一部省略の概略断面図である。
基板上に銅回路パターンを作製するときの逐次的な工程
を示した、一部省略の概略断面図である。
【図５】図５は、本発明の方法にしたがってセラミック
基板上に銅回路パターンを作製するときの逐次的な工程
を示した、一部省略の概略断面図である。
基板上に銅回路パターンを作製するときの逐次的な工程
を示した、一部省略の概略断面図である。
フロントページの続き (72)発明者 エドワード・チャン アメリカ合衆国ニュージャージー州07974, ニュー・プロヴィデンス，ラニーメード・ パークウェイ 164 (72)発明者 リチャード・パシエジュ アメリカ合衆国ペンシルバニア州19446, ランズデイル，ダーラム・ウェイ 126 (72)発明者 マーク・ジェイ・カーシュナー アメリカ合衆国ニュージャージー州07960, モリスタウン，フェアーマウント・アベニ ュー 26
Claims (12)
- 【請求項１】 （ａ） 基板、前記基板を覆う形で配置
された第１の酸化銅層、および前記酸化銅を覆う形で配
置された第２の銅層、を含む複合物を形成する工程； （ｂ） マスクされない区域が銅回路パターンの配置構
成にて銅上に形成され、そして前記のマスクされない区
域に隣接した銅上に、銅をめっきすることのできないマ
スクされた区域が銅上に形成されるよう、前記第２の銅
層の選定された区域をマスクする工程； （ｃ） 銅のマスクされない区域を銅でめっきして、マ
スクされない区域の厚さを増大させる工程、このときめ
っき操作は、中性のｐＨ溶液中で逆パルスめっきプロセ
スによって行われる； （ｄ） マスキングを除去する工程； （ｅ） マスクされない区域から酸化銅が除去されるよ
う、前記第１の酸化銅層と前記第２の銅層をエッチング
する工程；および （ｆ） 直接結合プロセスによって銅を基板に結合する
工程； を含む、セラミック基板上に銅回路パターンを形成する
方法。 - 【請求項２】 前記第１の酸化銅層が、本質的に純粋な
酸素雰囲気中にて銅を基板上にスパッタリングすること
によって形成され；そして前記第２の銅層が、銅と実質
的に反応しない雰囲気中にて、前記第１の酸化銅層上に
銅をスパッタリングすることによって形成される；請求
項１記載の方法。 - 【請求項３】 銅層の前記選定された区域が、銅層のマ
スクされる区域にフォトレジストを施すことによってマ
スクされ；そして銅層から前記フォトレジストを剥がす
ことによって前記マスクが除去される；請求項１記載の
方法。 - 【請求項４】 基板、銅、および酸化銅を酸浴中でエッ
チングすることによって、マスクされた区域の銅層と酸
化銅層が除去される、請求項１記載の方法。 - 【請求項５】 前記酸浴が約５容量％のＨＣｌを含有し
た水溶液を含む、請求項４記載の方法。 - 【請求項６】 前記第１の酸化銅層が約５００〜５００
０オングストロームの範囲の厚さを有する、請求項１記
載の方法。 - 【請求項７】 前記第１の酸化銅層が約１０００〜２０
００オングストロームの範囲の厚さを有する、請求項１
記載の方法。 - 【請求項８】 前記第１の酸化銅層が約２０００オング
ストロームの厚さを有する、請求項１記載の方法。 - 【請求項９】 前記第２の銅層が約１．０マイクロメー
トルの厚さを有する、請求項１記載の方法。 - 【請求項１０】 前記第１の酸化銅層が約２０００オン
グストロームの厚さを有し；そして前記第２の銅層が約
１マイクロメートルの厚さを有する；請求項１記載の方
法。 - 【請求項１１】 前記直接結合プロセス時、共融物を形
成させ、次いで前記共融物を冷却して銅と基板との間に
直接結合が起こるよう、本質的に化学的に非反応性の雰
囲気にて、銅、酸化銅、および基板が約１０６５〜１０
８０℃の範囲の温度で処理される、請求項１記載の方
法。 - 【請求項１２】 前記直接結合プロセス時、共融物を形
成され、次いで前記共融物を冷却して銅と基板との間に
直接結合が起こるよう、本質的に化学的に非反応性の雰
囲気にて、銅、酸化銅、および基板が約１０７５℃の範
囲の温度で処理される、請求項１記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/953,442 US5242535A (en) | 1992-09-29 | 1992-09-29 | Method of forming a copper circuit pattern |
| US953442 | 1992-09-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196846A true JPH06196846A (ja) | 1994-07-15 |
Family
ID=25494000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5242830A Pending JPH06196846A (ja) | 1992-09-29 | 1993-09-29 | セラミック基板上に銅回路パターンを形成する方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5242535A (ja) |
| JP (1) | JPH06196846A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5409567A (en) * | 1994-04-28 | 1995-04-25 | Motorola, Inc. | Method of etching copper layers |
| US6331237B1 (en) * | 1999-09-01 | 2001-12-18 | International Business Machines Corporation | Method of improving contact reliability for electroplating |
| US6787706B2 (en) * | 2001-02-21 | 2004-09-07 | Kyocera Corporation | Ceramic circuit board |
| WO2005034802A2 (en) | 2003-10-09 | 2005-04-21 | Sentreheart, Inc. | Apparatus and method for the ligation of tissue |
| KR100557549B1 (ko) * | 2003-12-29 | 2006-03-03 | 삼성전기주식회사 | 플립칩 범프 패드 형성 방법 및 그 구조 |
| US20080041728A1 (en) * | 2006-08-09 | 2008-02-21 | Paul Chalmer | Electrolytic looping for forming layering in the deposit of a coating |
| KR100992269B1 (ko) * | 2008-06-02 | 2010-11-05 | 삼성전기주식회사 | 도금층 형성 방법 |
| US20100014259A1 (en) * | 2008-07-15 | 2010-01-21 | Enermax Technology Corporation | Modular circuit board structure for large current area |
| EP2803756A1 (en) | 2013-05-13 | 2014-11-19 | Atotech Deutschland GmbH | Method for depositing thick copper layers onto sintered materials |
| JP6922918B2 (ja) * | 2016-08-22 | 2021-08-18 | 株式会社村田製作所 | セラミック基板及び電子部品内蔵モジュール |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3634202A (en) * | 1970-05-19 | 1972-01-11 | Lignes Telegraph Telephon | Process for the production of thick film conductors and circuits incorporating such conductors |
| US3883947A (en) * | 1971-11-05 | 1975-05-20 | Bosch Gmbh Robert | Method of making a thin film electronic circuit unit |
| US4606788A (en) * | 1984-04-12 | 1986-08-19 | Moran Peter L | Methods of and apparatus for forming conductive patterns on a substrate |
| US4657778A (en) * | 1984-08-01 | 1987-04-14 | Moran Peter L | Multilayer systems and their method of production |
| US4797508A (en) * | 1986-09-19 | 1989-01-10 | Firan Corporation | Method for producing circuit boards with deposited metal patterns and circuit boards produced thereby |
| JPH01272183A (ja) * | 1988-04-25 | 1989-10-31 | Toshiba Corp | セラミックス回路基板 |
| JPH0271581A (ja) * | 1988-09-06 | 1990-03-12 | Toppan Printing Co Ltd | 回路の製造方法 |
| JPH0272695A (ja) * | 1988-09-07 | 1990-03-12 | Toshiba Lighting & Technol Corp | 混成集積回路 |
-
1992
- 1992-09-29 US US07/953,442 patent/US5242535A/en not_active Expired - Fee Related
-
1993
- 1993-09-29 JP JP5242830A patent/JPH06196846A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5242535A (en) | 1993-09-07 |
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