JPH06189326A - 映像調整回路 - Google Patents
映像調整回路Info
- Publication number
- JPH06189326A JPH06189326A JP43A JP35448292A JPH06189326A JP H06189326 A JPH06189326 A JP H06189326A JP 43 A JP43 A JP 43A JP 35448292 A JP35448292 A JP 35448292A JP H06189326 A JPH06189326 A JP H06189326A
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- JP
- Japan
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- signal
- gain
- circuit
- delay
- balanced modulator
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- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】
【目的】 映像信号のクロマ信号を、位相変動を伴わず
にレベル調整する。 【構成】 バンドパスフィルタ５で映像信号からクロマ
信号成分を取出し、平衡変調器６で外部制御信号に応じ
てゲインを変化せしめる。遅延回路３の遅延時間を、フ
ィルタ５及び平衡変調器６における遅延時間と同一の時
間とすれば、加算回路において位相が一致した状態で、
クロマ信号のレベルを調整することができる。
にレベル調整する。 【構成】 バンドパスフィルタ５で映像信号からクロマ
信号成分を取出し、平衡変調器６で外部制御信号に応じ
てゲインを変化せしめる。遅延回路３の遅延時間を、フ
ィルタ５及び平衡変調器６における遅延時間と同一の時
間とすれば、加算回路において位相が一致した状態で、
クロマ信号のレベルを調整することができる。
Description
【０００１】
【産業上の利用分野】本発明は映像調整回路に関し、特
に映像信号の色信号（クロマ信号）のレベルを調整する
回路に関する。
に映像信号の色信号（クロマ信号）のレベルを調整する
回路に関する。
【０００２】
【従来の技術】一般に、クロマ信号のレベルを変化させ
る場合は、フィルタを用いて入力映像信号を輝度信号成
分（Ｙ信号）とクロマ信号成分（Ｃ信号）とに分離した
後で利得制御を行っている。その従来の回路について図
３を参照して説明する。
る場合は、フィルタを用いて入力映像信号を輝度信号成
分（Ｙ信号）とクロマ信号成分（Ｃ信号）とに分離した
後で利得制御を行っている。その従来の回路について図
３を参照して説明する。
【０００３】図３に示されている従来の映像調整回路で
は、入力端子２１に印加される映像信号をフィルタ２５
でＹ信号及びＣ信号に分離し、この２つに分けられた信
号について夫々利得制御回路２３，２６で利得制御した
後、再び加算回路２４で加算し出力端子２２に送出して
いる。この場合、利得制御端子２７，２８により利得調
整が行われていた。
は、入力端子２１に印加される映像信号をフィルタ２５
でＹ信号及びＣ信号に分離し、この２つに分けられた信
号について夫々利得制御回路２３，２６で利得制御した
後、再び加算回路２４で加算し出力端子２２に送出して
いる。この場合、利得制御端子２７，２８により利得調
整が行われていた。
【０００４】
【発明が解決しようとする課題】上述した従来の回路に
おいては、２つの利得制御回路２３及び２６を用いてい
るため、両回路２３と２６との特性が全く同一でない
と、映像信号レベルを調整する際に周波数振幅特性が変
化してしまうという欠点があった。
おいては、２つの利得制御回路２３及び２６を用いてい
るため、両回路２３と２６との特性が全く同一でない
と、映像信号レベルを調整する際に周波数振幅特性が変
化してしまうという欠点があった。
【０００５】このため、図４に示されている平衡変調器
を用いた回路が提案されている。この回路は調整したい
Ｃ信号だけをバンドパスフィルタ（ＢＰＦ）１５で分離
し、平衡変調器１６で制御信号入力１７に応じて利得調
整するものである。ところが、ＢＰＦ１５及び変調器１
６によって信号の遅延が生じるため、クロマ信号レベル
を変化させるとクロマ信号の位相変動を伴うという欠点
がある。
を用いた回路が提案されている。この回路は調整したい
Ｃ信号だけをバンドパスフィルタ（ＢＰＦ）１５で分離
し、平衡変調器１６で制御信号入力１７に応じて利得調
整するものである。ところが、ＢＰＦ１５及び変調器１
６によって信号の遅延が生じるため、クロマ信号レベル
を変化させるとクロマ信号の位相変動を伴うという欠点
がある。
【０００６】また、ＰinＰ（ピクチャインピクチャ）機
能において映像信号のレベル制御を行う技術として特開
昭６２−２６４７８９号公報に開示されているものがあ
るが、かかる技術ではＹ／Ｃ分離を行っていないため、
クロマ信号だけの調整は行えない。
能において映像信号のレベル制御を行う技術として特開
昭６２−２６４７８９号公報に開示されているものがあ
るが、かかる技術ではＹ／Ｃ分離を行っていないため、
クロマ信号だけの調整は行えない。
【０００７】一方、クロマ信号を分離して記録する技術
として特開平２−２９０３９７号公報に開示されている
ものがあるが、これはクロマ信号を一定レベルに調整す
るものであり、そのゲインを自在に変えることはできな
い。
として特開平２−２９０３９７号公報に開示されている
ものがあるが、これはクロマ信号を一定レベルに調整す
るものであり、そのゲインを自在に変えることはできな
い。
【０００８】さらに、輝度信号の利得を調整する技術と
して特開昭６１−２９５７９３号公報に開示されている
ものがあるが、これはクロマ信号のゲイン調整に関する
ものではなく、しかも外部から自在に調整できるもので
はない。
して特開昭６１−２９５７９３号公報に開示されている
ものがあるが、これはクロマ信号のゲイン調整に関する
ものではなく、しかも外部から自在に調整できるもので
はない。
【０００９】そこで、本発明は上述した従来の欠点を解
決するためになされたものであり、その目的は位相変動
を伴わずにクロマ信号のレベルを調整することのできる
映像調整回路を提供することである。
決するためになされたものであり、その目的は位相変動
を伴わずにクロマ信号のレベルを調整することのできる
映像調整回路を提供することである。
【００１０】
【課題を解決するための手段】上記課題を解決するた
め、本発明による映像調整回路は、入力された映像信号
から所定の信号成分を取出すフィルタと、この取出され
た信号成分のゲインを、外部制御信号に応じて変化せし
めるゲイン変化手段と、前記映像信号について前記フィ
ルタ及び前記ゲイン変化手段における遅延時間と同一の
時間を遅延せしめる遅延手段と、この遅延手段による遅
延出力と前記ゲイン変化手段の出力とを混合する加算手
段とを有することを特徴する。
め、本発明による映像調整回路は、入力された映像信号
から所定の信号成分を取出すフィルタと、この取出され
た信号成分のゲインを、外部制御信号に応じて変化せし
めるゲイン変化手段と、前記映像信号について前記フィ
ルタ及び前記ゲイン変化手段における遅延時間と同一の
時間を遅延せしめる遅延手段と、この遅延手段による遅
延出力と前記ゲイン変化手段の出力とを混合する加算手
段とを有することを特徴する。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明による映像調整回路の構成を
示すブロック図である。図において、本発明の一実施例
による映像調整回路は、入力端子１に印加される映像信
号からＣ信号を分離するためのＢＰＦ５と、この分離さ
れたＣ信号を入力とする平衡変調器６と、これらＢＰＦ
５及び平衡変調器６による遅延時間と同等の遅延時間を
有する遅延回路３と、この遅延出力と平衡変調器６の出
力とを加算する加算回路４とを含んで構成されている。
なお、図中の７は制御信号入力端子，２は出力端子であ
る。
示すブロック図である。図において、本発明の一実施例
による映像調整回路は、入力端子１に印加される映像信
号からＣ信号を分離するためのＢＰＦ５と、この分離さ
れたＣ信号を入力とする平衡変調器６と、これらＢＰＦ
５及び平衡変調器６による遅延時間と同等の遅延時間を
有する遅延回路３と、この遅延出力と平衡変調器６の出
力とを加算する加算回路４とを含んで構成されている。
なお、図中の７は制御信号入力端子，２は出力端子であ
る。
【００１３】かかる構成によれば、遅延回路３が設けら
れているため加算回路４の加算処理時において入力信号
とＣ信号との位相が合致するのある。
れているため加算回路４の加算処理時において入力信号
とＣ信号との位相が合致するのある。
【００１４】ここで、平衡変調器６は、例えば図２に示
されているような周知の乗算器構成であり、入力される
信号のゲインを変えるだけでなく、その出力信号の極性
をも変える機能を有する。すなわち、入力される利得制
御信号に対して符号付き演算を行うものである。したが
って、この平衡変調器６の出力極性が入力端子に印加さ
れる信号と同相ならば加算回路４における出力のクロマ
信号レベルは増大し、反対極性ならばクロマ信号レベル
は低下することになる。図１に戻り、かかる構成におい
て、入力端子１に印加される映像信号は、ＢＰＦ５，遅
延回路３に夫々供給される。平衡変調器６では制御信号
入力端子７の電圧に応じてその利得が変化する。制御信
号が＋側の時入力同位相でレベルは＋電位の大きさによ
って変化する。制御信号が−の場合は出力信号は反転す
る。したがって、制御電圧がゼロのとき利得がゼロにな
る。
されているような周知の乗算器構成であり、入力される
信号のゲインを変えるだけでなく、その出力信号の極性
をも変える機能を有する。すなわち、入力される利得制
御信号に対して符号付き演算を行うものである。したが
って、この平衡変調器６の出力極性が入力端子に印加さ
れる信号と同相ならば加算回路４における出力のクロマ
信号レベルは増大し、反対極性ならばクロマ信号レベル
は低下することになる。図１に戻り、かかる構成におい
て、入力端子１に印加される映像信号は、ＢＰＦ５，遅
延回路３に夫々供給される。平衡変調器６では制御信号
入力端子７の電圧に応じてその利得が変化する。制御信
号が＋側の時入力同位相でレベルは＋電位の大きさによ
って変化する。制御信号が−の場合は出力信号は反転す
る。したがって、制御電圧がゼロのとき利得がゼロにな
る。
【００１５】平衡変調器６において利得と位相とが制御
された出力は加算回路４で、入力信号が遅延回路３を経
由した信号と加算される。したがって、平衡変調器６の
出力がゼロの場合は入力信号がそのまま出力端子２に送
出されることになる。平衡変調器６の出力が反転信号の
場合は、その信号が加算されることにより、クロマ信号
レベルは低下することになる。
された出力は加算回路４で、入力信号が遅延回路３を経
由した信号と加算される。したがって、平衡変調器６の
出力がゼロの場合は入力信号がそのまま出力端子２に送
出されることになる。平衡変調器６の出力が反転信号の
場合は、その信号が加算されることにより、クロマ信号
レベルは低下することになる。
【００１６】このように、平衡変調器を用いれば、クロ
マ信号レベルを自在に変化させることができるのであ
る。これにより、ボリウム（可変抵抗素子）を用いてレ
ベル変換する場合に比べて離れた場所からのコントロー
ルができるというメリットがある。また、周知の映像混
合増幅器（フェーダ増幅器）を用いた場合には利得を１
倍〜０倍に変化させることができるのが一般的である
が、本実施例のように平衡変調器を用いれば＋１倍〜０
倍〜−１倍に変化させることができるのである。
マ信号レベルを自在に変化させることができるのであ
る。これにより、ボリウム（可変抵抗素子）を用いてレ
ベル変換する場合に比べて離れた場所からのコントロー
ルができるというメリットがある。また、周知の映像混
合増幅器（フェーダ増幅器）を用いた場合には利得を１
倍〜０倍に変化させることができるのが一般的である
が、本実施例のように平衡変調器を用いれば＋１倍〜０
倍〜−１倍に変化させることができるのである。
【００１７】この平衡変調器はすでにＩＣ化されている
が、例えばモトローラ（株）のＭＣ１４９６をはじめと
し、同ＭＣ１４９５等を用いれば良い。
が、例えばモトローラ（株）のＭＣ１４９６をはじめと
し、同ＭＣ１４９５等を用いれば良い。
【００１８】遅延回路３における遅延時間については、
ＢＰＦ５及び平衡変調器６における遅延時間を予め計測
して適切な素子を選定すれば良い。例えば数１０［ｎ
Ｓ］程度とすれば良い。
ＢＰＦ５及び平衡変調器６における遅延時間を予め計測
して適切な素子を選定すれば良い。例えば数１０［ｎ
Ｓ］程度とすれば良い。
【００１９】なお、本発明はクロマ信号のレベル調整に
限らず各種の映像信号の調整に応用できることは明らか
である。
限らず各種の映像信号の調整に応用できることは明らか
である。
【００２０】
【発明の効果】以上説明したように本発明は、ＢＰＦと
平衡変調器との和の遅延時間に相当する遅延時間を有す
る遅延回路を設けることにより、位相を合致させつつク
ロマ信号レベルだけを変化させることができるという効
果がある。
平衡変調器との和の遅延時間に相当する遅延時間を有す
る遅延回路を設けることにより、位相を合致させつつク
ロマ信号レベルだけを変化させることができるという効
果がある。
【図１】本発明による映像調整回路の一実施例の構成を
示すブロック図ある。
示すブロック図ある。
【図２】図１中の平衡変調器の内部構成例を示す回路図
である。
である。
【図３】従来の映像調整回路の一例を示すブロック図で
ある。
ある。
【図４】従来の映像調整回路の他の例を示すブロック図
である。
である。
３ 遅延回路 ４ 加算回路 ５ バンドパスフィルタ ６ 平衡変調器
Claims (3)
- 【請求項１】 入力された映像信号から所定の信号成分
を取出すフィルタと、この取出された信号成分のゲイン
を、外部制御信号に応じて変化せしめるゲイン変化手段
と、前記映像信号について前記フィルタ及び前記ゲイン
変化手段における遅延時間と同一の時間を遅延せしめる
遅延手段と、この遅延手段による遅延出力と前記ゲイン
変化手段の出力とを混合する加算手段とを有することを
特徴する映像調整回路。 - 【請求項２】 前記信号成分は、クロマ信号であること
を特徴とする請求項１記載の映像調整回路。 - 【請求項３】 前記ゲイン変化手段は、平衡変調器であ
ることを特徴とする請求項１又は２記載の映像調整回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4354482A JPH0763188B2 (ja) | 1992-12-16 | 1992-12-16 | 映像調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4354482A JPH0763188B2 (ja) | 1992-12-16 | 1992-12-16 | 映像調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06189326A true JPH06189326A (ja) | 1994-07-08 |
| JPH0763188B2 JPH0763188B2 (ja) | 1995-07-05 |
Family
ID=18437867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4354482A Expired - Fee Related JPH0763188B2 (ja) | 1992-12-16 | 1992-12-16 | 映像調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763188B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62166658A (ja) * | 1986-01-20 | 1987-07-23 | Matsushita Electric Ind Co Ltd | 輪郭補正回路 |
| JPS6481472A (en) * | 1987-09-24 | 1989-03-27 | Hitachi Electronics | Television camera device |
-
1992
- 1992-12-16 JP JP4354482A patent/JPH0763188B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62166658A (ja) * | 1986-01-20 | 1987-07-23 | Matsushita Electric Ind Co Ltd | 輪郭補正回路 |
| JPS6481472A (en) * | 1987-09-24 | 1989-03-27 | Hitachi Electronics | Television camera device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0763188B2 (ja) | 1995-07-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971202 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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Free format text: PAYMENT UNTIL: 20090705 Year of fee payment: 14 |
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