JPH06187300A

JPH06187300A - 記憶制御装置

Info

Publication number: JPH06187300A
Application number: JP33833992A
Authority: JP
Inventors: Masao Furukawa; 政男古川; Shoichi Fukagawa; 正一深川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-12-18
Filing date: 1992-12-18
Publication date: 1994-07-08

Abstract

(57)【要約】（修正有）【目的】主記憶装置を共有するマルチプロセッサ装置に
おいて、コミュニケーションバッファと主記憶装置との
一致保証を簡単な制御構造で行う。【構成】特定命令のオペランドデータを含む主記憶装置
のデータの一部の写しをブロック単位で保持するコミュ
ニケーションバッファ４を具備する記憶制御装置２を備
え、主記憶装置発行制御手段２４が、あるプロセッサか
ら特定命令のオペランドデータアクセス要求が発行され
た際、オペランドデータを含む１ブロックのデータを主
記憶装置から読みだし、読みだしたデータをコミュニケ
ーションバッファ４に格納する。記憶制御装置２には、
この１ブロックのデータがすべて格納されたことを検出
する手段２８を有し、すべてのデータが格納された後、
格納されたデータのうちオペランドデータ部分のみを読
みだし、アクセス要求発行元のプロセッサに送出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計算機システムに係
り、特に複数のプロセッサを有する計算機システムの記
憶制御を、記憶制御装置内に複数のプロセッサ間で共用
するデータの連絡用にコミュニケーションバッファを設
けると共に、コミュニケーションバッファ内の共有デー
タの有無や異なったアクセス形態の処理においても、主
記憶装置とコミュニケーションバッファとの一致保証を
行うことが可能な計算機システムに関するものである。

【０００２】

【従来の技術】従来、複数のプロセッサを有するいわゆ
るマルチプロセッサの計算機システムにおいて、並列処
理(マルチ・タスキング)を行うプロセッサ間で同期をと
るための方式として、(１)共有データの指定されたビッ
トを’１’にセットし、’１’にセットする前のビット
の値により条件コードを生成するＴＳ(Ｔｅｓｔ−ａｎ
ｄ−Ｓｅｔ)命令。(２)共有データを読みだし、その値
が他プロセッサにより更新されていないかを調べ、他プ
ロセッサにより更新されていなければ更新を行い、他プ
ロセッサにより更新されている場合には、現在の値を古
い値を保持していたレジスタに移すＣＳ(Ｃｏｍｐａｒ
ｅ−ａｎｄ−Ｓｗａｐ)、ＣＤＳ(Ｃｏｍｐａｒｅ−Ｄｕ
ｂｌｅ−ａｎｄ−Ｓｗａｐ)命令。(３)特開平４−１９
５３６２号公報「メモリ排他制御付き加算命令の処理方
式」に示されている、共有データを読みだし、命令語で
指定された加算値と加算を行い、加算結果を主記憶装置
に書き戻すと共に、加算結果から条件コードを生成する
ＦＡ(Ｆｅｔｃｈ−ａｎｄ−Ａｄｄ)命令。等がある。こ
れらの命令は、共有データを更新するのに使用されるか
ら、キャッシュ中の共有データは各プロセッサ全てのキ
ャッシュメモリで一致しており、主記憶とも一致してい
なくてはならないが制御の複雑化をさけるため、一般的
には、これらの命令によるアクセスを強制的に主記憶に
対して行い、キャッシュを使わない方法を採用してい
る。従って、キャッシュメモリを持つマルチプロセッサ
の計算機システムではこれらの命令を、特殊なタイプの
命令として扱っている。しかし、ベクトルプロセッサを
有する計算機システムでは、ベクトルプロセッサからの
メモリアクセスのスループットを低下させないために、
できる限り主記憶装置に対するアクセスを発行しないよ
うにするのが望ましい。従ってこれらの命令を処理する
計算機システムには、特開平３−２２８１６９号公報
「計算機システム」に示されているように、共有データ
を保持するコミュニケーションバッファを設けて、プロ
セッサ間の同期を効率良く行う手段が提案されている。

【０００３】

【発明が解決しようとする課題】前述した同期プロセス
を行うための命令を効率良く実行するために、主記憶装
置と各プロセッサの間にコミュニケーションバッファを
設けて共有データを近くにあるように見せ掛けている。
ここで共有データがコミュニケーションバッファに既に
格納されている場合と、コミュニケーションバッファに
格納されていない場合の処理を別に行うと、主記憶装置
からのデータとコミュニケーションバッファから読みだ
したデータとを選択する選択回路や、制御回路等が必要
となり、そのための物量が増大し実装が困難になってし
まう。

【０００４】また、主記憶装置からデータを読みだして
いる間に誤ってコミュニケーションバッファからデータ
を読みだしてしまう等、主記憶装置とコミュニケーショ
ンバッファ一致保証を効率良くかつ正確に行わなければ
ならない。

【０００５】更に、ベクトルプロセッサを有する計算機
システムにおいては、ベクトルプロセッサの主記憶アク
セスのスループットを低下させないために、主記憶装置
に対して不要なアクセス要求を発行しないように考慮す
る必要がある。

【０００６】本発明の目的は、複数のプロセッサを有す
る計算機システムの記憶制御を、記憶制御装置内に複数
のプロセッサ間で共用するデータの連絡用にコミュニケ
ーションバッファを設けると共に、コミュニケーション
バッファ内の共有データの有無や異なったアクセス形態
の処理においても、できる限り制御回路等を共通化し
て、少量の金物量で効率良くデータの連絡を行うと共
に、主記憶装置とコミュニケーションバッファとの一致
保証を行うことが可能な計算機システムを提供すること
にある。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明においては、記憶制御装置内には、特定命令
のオペランドデータを含む１ブロックのデータがコミュ
ニケーションバッファに格納されていない場合、特定命
令のオペランドデータを含む１ブロックのデータ転送中
であることを覚えておき、特定命令のオペランドデータ
を含む１ブロックのデータ転送が終了した後、再度読出
し要求を発生させ、この時には、特定命令のオペランド
データを含む１ブロックのデータがコミュニケーション
バッファに格納されているため、これ以降の処理は、特
定命令のオペランドデータを含む１ブロックのデータが
コミュニケーションバッファに既に格納されていた場合
と同じ処理が可能である。

【０００８】また、本発明においては、特定命令のオペ
ランドデータを含む１ブロックのデータ転送中、他プロ
セッサに誤ったデータを返送しないためのフラグを設
け、このフラグがセットされている間に、他プロセッサ
から同一ブロックアドレス、あるいは同一カラムアドレ
スに対する主記憶装置アクセス要求があった場合には、
優先順位決定手段に入力しない手段を付加する。

【０００９】

【作用】上記の構成によって、共有データがコミュニケ
ーションバッファに格納されている場合には、特定命令
のオペランドデータをコミュニケーションバッファから
読みだし、命令によっては命令語で指定された加算を行
いアクセス要求発行元のプロセッサにオペランドデータ
を送出する。共有データがコミュニケーションバッファ
に格納されていない場合には、主記憶装置から特定命令
のオペランドデータを含む１ブロックのデータを読みだ
し、コミュニケーションバッファに格納されるのを待っ
て処理を行う。従って、共有データがコミュニケーショ
ンバッファに格納されていない場合も主記憶装置からの
データを読みだす動作が増えるだけで、それ以降の処理
は共通化することが可能となる。このことにより、制御
回路や選択回路を削減でき実装が容易となる。

【００１０】また、共有データを含む１ブロックのデー
タを主記憶装置から読みだしている間に他プロセッサか
らの共有データアクセス要求が発行されても、フラグが
セットされている間は、共有データのアクセスを抑止す
るため誤ってデータを他プロセッサに送出することは無
いため、主記憶装置とコミュニケーションバッファの一
致保証を行うことができる。

【００１１】更に、他プロセッサからの共有データアク
セス要求は、優先順位決定手段に入力されないため、不
要なアクセス要求を主記憶装置に対して発行することは
無い。従って、ベクトルプロセッサを有する計算機シス
テムにおいても、ベクトルプロセッサの主記憶アクセス
を妨げないため、不要なアクセスによるスループット低
下を防止できる。

【００１２】

【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。

【００１３】図２は、本発明の実施例を示す計算機シス
テムの概略図である。図１は図２中の記憶制御装置２の
一実施例を示す回路ブロック図である。図２において、
１０、１１、１２、……１ｎは、各種命令を処理するプ
ロセッサ、２は記憶制御装置、３はプロセッサ１０、１
１、１２、……１ｎで共有されている主記憶装置、４は
コミュニケーションバッファである。特定命令のオペラ
ンド読みだし要求の処理について図１、２を用いて説明
する。プロセッサ１０は、同期プロセスを行うための共
有データを読みだすために、記憶制御装置２に対して特
定命令（例えば、Ｔｅｓｔ−ａｎｄ−Ｓｅｔ命令）のオ
ペランドデータ読出し要求１０ａを発行する。記憶制御
装置２では、プロセッサ１０からの特定命令のオペラン
ドデータ読出し要求を受付け、優先順位決定手段２１に
入力する。優先順位決定手段２１では、所定の優先順位
に従って主記憶装置３に対するアクセス要求を選択し、
主記憶装置３にアクセス要求発行の準備をするため主記
憶装置発行制御手段２４に入力する。

【００１４】今、プロセッサ１０からの主記憶装置３に
対するアクセス要求１０ａが選択されたとすると、その
特定命令のオペランドデータ読出し要求１０ａに付加さ
れたアドレスの一部であるカラムアドレス（アドレスに
ついては図３参照）をコミュニケーションバッファアド
レスアレイ２２に入力し、そのオペランドデータを含む
１ブロックの主記憶装置３の写しのデータが既にコミュ
ニケーションバッファ４に格納されているかどうかを調
べる。コミュニケーションバッファアドレスアレイ２２
には、複数グループ分のブロックアドレスとコミュニケ
ーションバッファ４に１ブロックのデータが格納されて
いるか否かを表す有効ビットが保持されている。そし
て、コミュニケーションバッファ４に１ブロックのデー
タが格納されていること示す有効ビットが’１’で、且
つプロセッサ１０から発行されたオペランドデータ読出
し要求１０ａに付加されたアドレスを含む１ブロックの
アドレスと、コミュニケーションバッファアドレスアレ
イ２２に保持されているブロックアドレスと比較を行う
比較手段２３で比較を行い、もし比較の結果アドレスが
一致したならば、特定命令のオペランドデータを含む１
ブロックのデータが既にコミュニケーションバッファ４
に格納されていることを意味する。

【００１５】この場合には、主記憶装置３に対しては、
準備していたアクセス要求の発行を主記憶装置発行制御
手段２４により抑止し、コミュニケーションバッファ４
から特定命令のオペランドを読出し、読み出し要求発行
元のプロセッサ１０にオペランドデータを返送する。ま
た、特定命令がＦｅｔｃｈ−ａｎｄ−Ａｄｄ命令の場合
には、読出したデータにアクセス要求１０ａに付加され
た加算値（命令語で指定される）と加算を加算手段２５
で行い、その結果を再びコミュニケーションバッファ４
に格納すると共に、主記憶装置３にも格納するため、主
記憶装置３に対して書き込み要求を発行する。この書き
込み要求は主記憶装置発行制御手段２４が行う。更に、
加算結果をアクセス要求発行元のプロセッサに返送し、
プロセッサ内で条件コードを生成する。

【００１６】次にコミュニケーションバッファ４に特定
命令のオペランドデータが格納されていない場合につい
て説明する。コミュニケーションバッファ４に１ブロッ
クのデータが格納されていること示す有効ビットが’
０’、またはプロセッサ１０から発行されたオペランド
データ読出し要求１０ａに付加されたアドレスを含む１
ブロックのアドレスとコミュニケーションバッファアド
レスアレイ２２に保持されているブロックアドレスとの
比較を比較手段２３で行い、もし比較の結果、アドレス
が一致しなっかたならば、特定命令のオペランドデータ
を含む１ブロックのデータがコミュニケーションバッフ
ァ４に格納されていないことを意味する。従って、読出
したいデータは、主記憶装置３にしか存在していないた
め、主記憶装置３に対して準備していた特定命令のオペ
ランドデータを含む１ブロックのデータの読出し要求を
主記憶装置発行制御手段２４が発行し、コミュニケーシ
ョンバッファ４へのデータ転送中であることを覚えてお
く手段２６をセットする。更に、該当ブロックアドレス
をコミュニケーションバッファアドレスアレイ２２に登
録を行い、有効ビット’１’を登録する。この時、ブロ
ックアドレスと有効ビットの登録動作が終了したことを
検出手段２７で検出し覚えておく。主記憶装置３から特
定命令のオペランドデータを含む１ブロックのデータが
全て格納されたことを検出手段２８で検出したならば、
前述したコミュニケーションバッファアドレスアレイ２
２の登録動作終了検出結果と共に終了検出手段２９に入
力し、両者の終了によりコミュニケーションバッファ４
へのデータ転送終了を検出する。すなわち、コミュニケ
ーションバッファアドレスアレイ２２へのブロックアド
レスと有効ビットの登録動作が終了したことを検出する
手段２７の結果と、主記憶装置３から特定命令のオペラ
ンドデータを含む１ブロックのデータが全てコミュニケ
ーションバッファ４に格納されたことを検出する手段２
８の結果のＡＮＤ条件が成立することにより、コミュニ
ケーションバッファ４へのデータ転送終了とする。

【００１７】このコミュニケーションバッファ４へのデ
ータ転送終了をトリガーにコミュニケーションバッファ
４へのデータ転送中であることを覚えておいた手段２６
から再度特定命令のオペランドデータ読出し要求を発生
させ、優先順位決定手段２１に入力すると共にコミュニ
ケーションバッファ４へのデータ転送中であることを覚
えておく手段２６をリセットする。この場合、入力され
たオペランドデータ読出し要求が最も優先順位が高くな
るように優先順位決定手段２１を制御しておく。特定命
令のオペランドデータ読出し要求が、優先順位決定手段
２１により選択された後は、既に特定命令のオペランド
データを含む１ブロックのデータがコミュニケーション
バッファ４に格納されているため、前述したコミュニケ
ーションバッファ４に格納されていた場合と同じ処理を
行うことが可能である。

【００１８】また、プロセッサ１０のコミュニケーショ
ンバッファ４へのデータ転送中に、他プロセッサ、例え
ばプロセッサ１１から読出し要求１１ａが記憶制御装置
２に対して発行され、プロセッサ１１からの読出し要求
１１ａが優先順位決定手段２１により選択された場合、
同様にコミュニケーションバッファアドレスアレイ２２
を参照する。この時、プロセッサ１０のコミュニケーシ
ョンバッファ４へのデータ転送処理で既にコミュニケー
ションバッファアドレスアレイ２２に該当ブロックアド
レスと有効ビット’１’を登録したが、主記憶装置３か
ら１ブロックのデータが全て格納されていない場合があ
る。プロセッサ１１からの読出し要求１０ｂの主記憶参
照アドレスが、プロセッサ１０でコミュニケーションバ
ッファ４へのデータ転送中の主記憶参照アドレスと同じ
ブロックにある場合は、プロセッサ１１からの読出し要
求１１ａを誤って既にコミュニケーションバッファ４に
データが格納されている場合の処理を行ってしまう。

【００１９】従って、本実施例においては、プロセッサ
１０がコミュニケーションバッファ４へのデータ転送中
であることを示す第１有効フラグとブロックアドレスを
覚えておく手段２Ａを設けて、他プロセッサ、例えばプ
ロセッサ１１からの読出し要求１１ａに付加されたアド
レスと比較を行い，第１有効フラグが’１’で且つブロ
ックアドレスの比較結果が等しければ、優先順位決定手
段２１に入力しない抑止手段２Ｃ１を設ける。このよう
にプロセッサ１１からの読出し要求１１ａは、優先順位
決定手段２１に入力されないため、誤ってコミュニケー
ションバッファ４からデータを読みだすことも無く主記
憶装置３に対して、アクセス要求を発行することも無
い。またその他のプロセッサ、例えばプロセッサ１２か
らの読出し要求１２ａが、プロセッサ１０と同一ブロッ
クアドレスでない場合には、もしプロセッサ１２からの
読出し要求１２ａが、プロセッサ１１からの読出し要求
１１ａより優先順位が低くても処理することが可能であ
る。尚、抑止手段２Ｃ１は、コミュニケーションバッフ
ァ４へのデータ転送終了まで抑止し続ける。ここでは、
プロセッサ１０からの特定命令の読みだし要求１０ａ
が、コミュニケーションバッファ４へのデータ転送を行
っており、プロセッサ１１が同一ブロックに対する読み
だし要求１１ｂを発行した場合を例にあげたが、どのプ
ロセッサからのアクセス要求も同様の制御が行えるよう
に、プロセッサ対応に第１有効フラグとブロックアドレ
スを覚えておく手段２Ａあるいは抑止手段２Ｃ０，２Ｃ
１，２Ｃ２ないし２Ｃｎを備えている。

【００２０】次に、本発明における、コミュニケーショ
ンバッファのデータの置き換えについて説明する。コミ
ュニケーションバッファ４は、図３に示すようにカラム
アドレス毎に複数のグループで構成されており、１カラ
ムアドレスに対して複数グループの１ブロックデータを
格納することができる。１カラム分のグループを全て使
ってしまった後、新たな共有データ、即ち特定命令のオ
ペランドデータを含む１ブロックのデータをコミュニケ
ーションバッファ４に格納したい場合には、置き換えが
生じる。どのデータを置き換えるかは、所定のリプレー
スメントアルゴリズムによる。例えば、プロセッサ１０
からの特定命令オペランドデータの読出し要求１０ａの
データがコミュニケーションバッファ４に無い場合に
は、主記憶装置３からコミュニケーションバッファ４へ
のデータ転送を行う。この時、他プロセッサ、例えば、
プロセッサ１１から読出し要求１１ａが発行され、優先
順位決定手段２１で選択された場合、プロセッサ１０の
コミュニケーションバッファ４へのデータ転送中で、特
定命令のオペランドデータを含む１ブロックのデータの
うち１部あるいは全てのデータがコミュニケーションバ
ッファ４に格納されたが、コミュニケーションバッファ
アドレスアレイ２２に該当ブロックアドレスがまだ登録
されていない場合、置き換えが生じる前のブロックアド
レスと比較を行い、もしプロセッサ１１からの読出し要
求１１ａに付加されたブロックアドレスと一致した場
合、新しくコミュニケーションバッファ４に格納された
データに対して処理をしてしまう。

【００２１】従って、プロセッサ１０がコミュニケーシ
ョンバッファ４へのデータ転送中であることを示す第２
有効フラグとカラムアドレスを覚えておく手段２Ｂを設
けて、他プロセッサ、例えばプロセッサ１１からの読出
し要求１１ａに付加されたカラムアドレスと比較を行い
第２有効フラグが’１’で且つカラムアドレスの比較結
果が等しければ、優先順位決定手段２１に入力しない抑
止手段２Ｃ１を設ける。この場合も前述した場合と同じ
ように誤ったデータをコミュニケーションバッファから
読みだすことなく処理を行うことが出来る。第１有効フ
ラグ、第２有効フラグ、抑止手段２Ｃ０，２Ｃ１，２Ｃ
２無いし２Ｃｎは全て、コミュニケーションバッファア
ドレスアレイ２２の登録が終了し、且つ特定命令のオペ
ランドデータを含む１ブロックのデータが全てコミュニ
ケーションバッファ４に格納されたこと、すなわちコミ
ュニケーションバッファ４へのデータ転送終了時にリセ
ットする。

【００２２】

【発明の効果】コミュニケーションバッファが無い場合
には、全てのプロセッサが主記憶装置を頻繁にアクセス
することになるため競合が発生し、性能低下を引き起こ
す要因となる。本発明によれば、共有データの局所性を
考えて、コミュニケーションバッファ等の手段をプロセ
ッサと主記憶装置の間に設けると共に、計算機システム
全体が誤動作しないために、制御回路を簡単化して、少
量の物量でコミュニケーションバッファと主記憶装置と
の一致保証の問題を解決することが可能である。

【００２３】

【図面の簡単な説明】

【図１】本発明の１実施例を説明するための計算機シス
テムの概略図。

【図２】本発明の１実施例を説明するための記憶制御装
置の一実施例を示す回路ブロック図。

【図３】本発明のアドレスの説明とコミュニケーション
バッファ、コミュニケーションバッファアドレスアレイ
の構造を示した図。

【符号の説明】

１０、１１，１２……１ｎは各種命令を処理するプロセ
ッサ、２は記憶制御装置、３はプロセッサ１０、１１，
１２……１ｎで共有される主記憶装置、４はコミュニケ
ーションバッファ、１０ａ，１１ａ，１２ａ……１ｎａ
は、プロセッサ１０、１１，１２……１ｎから発行され
る主記憶アクセス要求、２１は優先順位決定手段、２２
はコミュニケーションバッファアドレスアレイ、２３は
コミュニケーションバッファアドレスアレイから読みだ
されたブロックアドレスと優先順位決定手段で選択され
たアクセス要求に付加されたブロックアドレスとを比較
する比較手段、２４は主記憶装置発行制御手段、２５は
Ｆｅｔｃｈ−ａｎｄ−Ａｄｄ命令時に命令で指定された
加算値と加算を行う加算手段、２６はコミュニケーショ
ンバッファへのデータ転送中であることを覚えておく手
段、２７はブロックアドレスと有効ビットの登録動作が
終了したことを検出手段、２８は主記憶装置３から特定
命令のオペランドデータを含む１ブロックのデータが全
て格納されたことを検出手段、２９は終了検出手段、２
Ａは第１有効フラグとブロックアドレスを覚えておく手
段、２Ｂは第２有効フラグとカラムアドレスを覚えてお
く手段、２Ｃ０，２Ｃ１，２Ｃ２，……２Ｃｎは抑止手
段である。

Claims

【特許請求の範囲】

【請求項１】複数のプロセッサと、該複数のプロセッサ
と密結合された主記憶装置と、特定命令のオペランドデ
ータを含む該主記憶装置のデータの一部の写しをブロッ
ク単位で保持するコミュニケーションバッファとを具備
する記憶制御装置とからなる計算機システムであって、該記憶制御装置には、あるプロセッサから特定命令のオ
ペランドデータアクセス要求が発行された際、該オペラ
ンドデータを含む１ブロックのデータを前記主記憶装置
から読みだす手段と、読みだしたデータを前記コミュニ
ケーションバッファに格納する手段と、該１ブロックの
データがすべて格納されたことを検出する手段と、すべ
てのデータが格納された後、格納されたデータのうちオ
ペランドデータ部分のみを読みだし、アクセス要求発行
元のプロセッサに送出する手段を備えることを特徴とす
る計算機システム。
【請求項２】前記記憶制御装置には、特定命令に基づき
格納されたデータのうちオペランドデータ部分のみを読
みだし、命令語で指定された加算値と加算を実行する加
算器と、求められた加算結果を前記主記憶装置に書き込
む手段とを備えることを特徴とする請求項１記載の計算
機システム。
【請求項３】前記記憶制御装置には、前記コミュニケー
ションバッファに格納された前記主記憶装置のデータの
写しに対応するデータの主記憶上のアドレスと、前記コ
ミュニケーションバッファ内にブロックデータが格納さ
れているか否かを表す有効ビットとを保持するアドレス
アレイと、あるプロセッサから特定命令のオペランドデ
ータアクセス要求が発行された際、アクセス要求に付加
されたアドレスにより前記コミュニケーションバッファ
に保持されているか否かを検出する手段と、前記コミュ
ニケーションバッファに特定命令のオペランドデータを
含むブロックデータが格納されていない時、前記主記憶
装置からオペランドデータを含むブロックデータを読み
だすと共に、該アドレスアレイにブロックアドレスと有
効ビットを登録し、登録が終了したことを検出する手段
を設けたことを特徴とする請求項１記載の計算機システ
ム。
【請求項４】前記記憶制御装置には、プロセッサ対応に
ブロックアドレスを保持する手段と特定命令のオペラン
ドデータアクセス中を示す第１有効フラグとを備えてお
り、特定命令のオペランドデータアクセス要求が発行さ
れた際、該アクセス要求に付加されたアドレスが前記コ
ミュニケーションバッファに格納されているか否かを検
出する前記検出手段の結果により、前記コミュニケーシ
ョンバッファに特定命令のオペランドデータを含むブロ
ックデータが格納されていない時は、該ブロックアドレ
スを保持する手段にブロックアドレスをセットすると共
に前記第１有効フラグをセットすることを特徴とする請
求項３記載の計算機システム。
【請求項５】前記記憶制御装置には、前記主記憶装置か
ら読みだした１ブロックのデータが前記コミュニケーシ
ョンバッファにすべて格納されたことを検出する手段
と、前記アドレスアレイにブロックアドレスと有効ビッ
トを登録し、登録が終了したことを検出する手段によ
り、両者の動作が終了した時に、前記第１有効フラグを
リセットすることを特徴とする請求項４記載の計算機シ
ステム。
【請求項６】前記記憶制御装置には、プロセッサ対応に
優先順位決定手段参加抑止フラグを備えており、前記第
１有効フラグがセットされている時に、保持されたブロ
ックアドレスと他プロセッサからのアクセス要求に付加
されたアドレスと比較を行い、一致した時には、他プロ
セッサに対応する該優先順位決定手段参加抑止フラグを
セットすることを特徴とする請求項４記載の計算機シス
テム。
【請求項７】複数のプロセッサに密結合された主記憶装
置のデータの一部の写しをブロック単位で保持するコミ
ュニケーションバッファを有する記憶制御装置におい
て、ブロックアドレスの１部をカラムアドレスとし、該
カラムアドレスの示す番地の前記コミュニケーションバ
ッファに１ブロックのデータを格納する手段と、特定命
令のオペランドデータアクセス中を示す第２有効フラグ
と、プロセッサ対応にカラムアドレスを保持する手段
と、特定命令のオペランドデータアクセス要求が発行さ
れた際、前記コミュニケーションバッファの置き換えが
発生した時は、該カラムアドレスを保持する手段に前記
カラムアドレスをセットすると共に前記第２有効フラグ
をセットする手段を備えることを特徴とする記憶制御装
置。
【請求項８】前記主記憶装置から読みだした１ブロック
のデータが前記コミュニケーションバッファにすべて格
納されたことを検出する手段と、前記アドレスアレイに
ブロックアドレスと有効ビットを登録し、登録が終了し
たことを検出する手段とを有し、これら手段により、両
者の動作が終了した時に、前記第２有効フラグをリセッ
トすることを特徴とする請求項７記載の記憶制御装置。
【請求項９】他プロセッサに対応するプロセッサ対応に
優先順位決定参加抑止フラグを備えており、前記第２有
効フラグがセットされている時に、保持された前記カラ
ムアドレスと他プロセッサからのアクセス要求に付加さ
れたアドレスと比較を行い、一致した時には該優先順位
決定手段参加抑止フラグをセットすることを特徴とする
請求項７記載の記憶制御装置。
【請求項１０】前記主記憶装置から読みだした１ブロッ
クのデータが前記コミュニケーションバッファにすべて
格納されたことを検出する手段と、前記アドレスアレイ
にブロックアドレスと有効ビットを登録し、登録が終了
したことを検出する手段とを有しており、これら手段に
より、両者の動作が終了した時に、前記優先順位決定参
加抑止フラグをリセットすることを特徴とする請求項９
記載の記憶制御装置。
【請求項１１】更に優先順位決定手段を備えており、前
記優先順位決定参加抑止フラグがセットされている間
は、対応するプロセッサからのアクセス要求を該優先順
位決定手段に入力しないことを特徴とする請求項１０記
載の記憶制御装置。