JPH06186931A - 液晶表示器のクロック発生回路 - Google Patents
液晶表示器のクロック発生回路Info
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- JPH06186931A JPH06186931A JP4232691A JP4232691A JPH06186931A JP H06186931 A JPH06186931 A JP H06186931A JP 4232691 A JP4232691 A JP 4232691A JP 4232691 A JP4232691 A JP 4232691A JP H06186931 A JPH06186931 A JP H06186931A
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- vertical
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Abstract
(57)【要約】
【目的】 大規模な回路を用いることなく、異なる映像
信号に対して容易に対応可能であって、各種クロック信
号の切換えが瞬時に行えるようにした液晶表示器のクロ
ック発生回路を提供すること。 【構成】 液晶パネルの水平同期信号に位相同期した水
平アドレスクロックと、垂直同期信号に位相同期した垂
直アドレスクロックとを発生し、水平方向の複数のクロ
ックデータが書き込まれた水平メモリ２６と、垂直方向
の複数のクロックデータが書き込まれた垂直メモリ３２
とをそれぞれのアドレスクロックに加えて上位アドレス
により読み出し、この上位アドレスのみを制御すること
で、複数組のクロックデータの内、１組のクロックデー
タを選択して読み出すようにした。
信号に対して容易に対応可能であって、各種クロック信
号の切換えが瞬時に行えるようにした液晶表示器のクロ
ック発生回路を提供すること。 【構成】 液晶パネルの水平同期信号に位相同期した水
平アドレスクロックと、垂直同期信号に位相同期した垂
直アドレスクロックとを発生し、水平方向の複数のクロ
ックデータが書き込まれた水平メモリ２６と、垂直方向
の複数のクロックデータが書き込まれた垂直メモリ３２
とをそれぞれのアドレスクロックに加えて上位アドレス
により読み出し、この上位アドレスのみを制御すること
で、複数組のクロックデータの内、１組のクロックデー
タを選択して読み出すようにした。
Description
【０００１】
【産業上の利用分野】本発明は液晶パネルを用いたディ
スプレイやプロジェクションテレビジョン等に適用され
る液晶表示器のクロック発生回路に関する。
スプレイやプロジェクションテレビジョン等に適用され
る液晶表示器のクロック発生回路に関する。
【０００２】
【従来の技術】従来の液晶パネルは例えば図６に示すよ
うに構成されている。同図において、液晶パネル１３上
の画素は水平走査用ドライバーと垂直走査用ドライバー
のマトリクスにより駆動される。垂直走査用ドライバー
は液晶パネルの左右に配置されていて１ラインごと交互
に、水平走査用ドライバーは液晶パネルの上下に取付け
られていて１画素ごと交互にそれぞれドライブする。そ
して、水平方向１Ｈ期間の映像信号を水平方向のサンプ
リングクロックＣＬＤＵで上側水平走査用ドライバーＨ
ＵにサンプリングクロックＣＬＤＬで下側水平走査用ド
ライバーＨＬにサンプリングされる。
うに構成されている。同図において、液晶パネル１３上
の画素は水平走査用ドライバーと垂直走査用ドライバー
のマトリクスにより駆動される。垂直走査用ドライバー
は液晶パネルの左右に配置されていて１ラインごと交互
に、水平走査用ドライバーは液晶パネルの上下に取付け
られていて１画素ごと交互にそれぞれドライブする。そ
して、水平方向１Ｈ期間の映像信号を水平方向のサンプ
リングクロックＣＬＤＵで上側水平走査用ドライバーＨ
ＵにサンプリングクロックＣＬＤＬで下側水平走査用ド
ライバーＨＬにサンプリングされる。
【０００３】図７は液晶パネル上の１画素分の等価回路
を示し、サンプリングされたデータは１水平ライン上の
ＴＦＴ（薄膜トランジスタ）のソース側に各画素ごと対
応した信号電圧が印加される。次に、垂直走査用ドライ
バーが１水平ライン上のＴＦＴを同時にオンし、１ライ
ン単位の映像信号が液晶に加えられる。このような動作
を水平周期で繰り返すことで、液晶パネルに１フィール
ド分の映像が表現される。以上の動作をフィールド単
位、垂直周期で繰り返すことによって映像が表現され
る。なお、液晶へ加える信号は図８に示すような１Ｈご
とに反転した信号であって交流駆動を行う。
を示し、サンプリングされたデータは１水平ライン上の
ＴＦＴ（薄膜トランジスタ）のソース側に各画素ごと対
応した信号電圧が印加される。次に、垂直走査用ドライ
バーが１水平ライン上のＴＦＴを同時にオンし、１ライ
ン単位の映像信号が液晶に加えられる。このような動作
を水平周期で繰り返すことで、液晶パネルに１フィール
ド分の映像が表現される。以上の動作をフィールド単
位、垂直周期で繰り返すことによって映像が表現され
る。なお、液晶へ加える信号は図８に示すような１Ｈご
とに反転した信号であって交流駆動を行う。
【０００４】図９は従来のクロック発生回路を示し、こ
の従来例では映像信号３原色中１色のＲＥＤのみを示し
ている。同図において、電圧制御型発振器（ＶＣＯ）１
は位相比較器２から出力される制御電圧により発振周波
数ｆVCO が制御される。電圧制御型発振器（ＶＣＯ）１
の発振出力は分周器３に入力され１／Ｎの周波数に分周
され、ＨＰＬ信号として位相比較器２に入力される。位
相比較器２はＨＤ信号とＨＰＬ信号との位相差に応じた
制御電圧を発生させ、電圧制御型発振器１の発振周波数
ｆVCO を制御することにより、発振周波数ｆVCO の振動
を収束させてＨＤ信号とＨＰＬ信号との位相差が一致す
るようにしている。
の従来例では映像信号３原色中１色のＲＥＤのみを示し
ている。同図において、電圧制御型発振器（ＶＣＯ）１
は位相比較器２から出力される制御電圧により発振周波
数ｆVCO が制御される。電圧制御型発振器（ＶＣＯ）１
の発振出力は分周器３に入力され１／Ｎの周波数に分周
され、ＨＰＬ信号として位相比較器２に入力される。位
相比較器２はＨＤ信号とＨＰＬ信号との位相差に応じた
制御電圧を発生させ、電圧制御型発振器１の発振周波数
ｆVCO を制御することにより、発振周波数ｆVCO の振動
を収束させてＨＤ信号とＨＰＬ信号との位相差が一致す
るようにしている。
【０００５】つまり、電圧制御型発振器１、位相比較器
２および分周器３はＰＬＬ（PhaseLocked Loop ）を構
成し、ＰＬＬがロックした状態でＨＤ信号の周波数をｆ
HD、ＨＰＬ信号の周波数をｆHPL とすると、ｆHD＝ｆ
HPL ＝ｆVCO ・ (1/N ) 〔Hz〕となり、周波数ｆVCO か
らクロック発生器４を経て発生する各クロックはＨＤ信
号に位相同期されることとなる。クロック発生器４は周
波数ｆVCO をカウンター等でカウントダウンし、水平基
準信号ＨＰＬ、垂直同期信号ＨＤに基づいて図１０
（Ａ）に示す水平系クロック、同図（Ｂ）に示す垂直系
クロックおよび同図（Ｃ）に示すシステム系クロックを
発生する。
２および分周器３はＰＬＬ（PhaseLocked Loop ）を構
成し、ＰＬＬがロックした状態でＨＤ信号の周波数をｆ
HD、ＨＰＬ信号の周波数をｆHPL とすると、ｆHD＝ｆ
HPL ＝ｆVCO ・ (1/N ) 〔Hz〕となり、周波数ｆVCO か
らクロック発生器４を経て発生する各クロックはＨＤ信
号に位相同期されることとなる。クロック発生器４は周
波数ｆVCO をカウンター等でカウントダウンし、水平基
準信号ＨＰＬ、垂直同期信号ＨＤに基づいて図１０
（Ａ）に示す水平系クロック、同図（Ｂ）に示す垂直系
クロックおよび同図（Ｃ）に示すシステム系クロックを
発生する。
【０００６】また、図９において映像信号ＲはＡ／Ｄ変
換器５に入力され、アナログ信号からＡＤＣＫクロック
によりデジタル信号にサンプリングされる。このデジタ
ル化された信号は信号処理回路６にてＳＳＣＫクロック
でデジタル信号処理される。処理後の信号はラッチ回路
（ｕ）７、ラッチ回路（Ｌ）８にてそれぞれ上側の水平
走査用ドライバー系と下側の水平走査用ドライバー系と
に分割される。分割後の信号はＤ／Ａ変換器（ＨＵ）
９、Ｄ／Ａ変換器（ＨＬ）１０でそれぞれ変換クロック
ＨＵＣＫ、ＨＬＣＫにてアナログ信号に変換される。さ
らに、アナログ信号に変換された各信号は、駆動回路
（ＨＵ）１１、駆動回路（ＨＬ）１２にて液晶パネルに
必要充分なレベルに変換され、液晶パネル１３の上側水
平走査用ドライバーＨＵと下側水平走査用ドライバーＨ
Ｌに導かれる。
換器５に入力され、アナログ信号からＡＤＣＫクロック
によりデジタル信号にサンプリングされる。このデジタ
ル化された信号は信号処理回路６にてＳＳＣＫクロック
でデジタル信号処理される。処理後の信号はラッチ回路
（ｕ）７、ラッチ回路（Ｌ）８にてそれぞれ上側の水平
走査用ドライバー系と下側の水平走査用ドライバー系と
に分割される。分割後の信号はＤ／Ａ変換器（ＨＵ）
９、Ｄ／Ａ変換器（ＨＬ）１０でそれぞれ変換クロック
ＨＵＣＫ、ＨＬＣＫにてアナログ信号に変換される。さ
らに、アナログ信号に変換された各信号は、駆動回路
（ＨＵ）１１、駆動回路（ＨＬ）１２にて液晶パネルに
必要充分なレベルに変換され、液晶パネル１３の上側水
平走査用ドライバーＨＵと下側水平走査用ドライバーＨ
Ｌに導かれる。
【０００７】図１０は図９における各クロックを示し、
同図（Ａ）は水平系クロックを、同図（Ｂ）は垂直系ク
ロックをそれぞれ示している。（Ａ）の水平系クロック
を説明すると、ＣＬＤＵ、ＣＬＤＬはそれぞれ上側水平
走査用ドライバーＨＵ、下側水平走査用ドライバーＨＬ
のサンプリングクロックである。これらのクロックは互
いに１８０°位相がシフトしており、図６に示す液晶パ
ネルのように上側、下側１画素ずつ交互にサンプリング
することがわかる。ＳＰＤＵ、ＳＰＤＬはそれぞれ上側
水平走査用ドライバーＨＵ、下側水平走査用ドライバー
ＨＬのサンプリングスタートパルスであり、ＣＬＤクロ
ックの半クロック分位相シフトしている。これら信号は
全てＨＤ信号に位相同期しており、周波数ｆVCO をカウ
ンター等でカウントダウンして発生する。
同図（Ａ）は水平系クロックを、同図（Ｂ）は垂直系ク
ロックをそれぞれ示している。（Ａ）の水平系クロック
を説明すると、ＣＬＤＵ、ＣＬＤＬはそれぞれ上側水平
走査用ドライバーＨＵ、下側水平走査用ドライバーＨＬ
のサンプリングクロックである。これらのクロックは互
いに１８０°位相がシフトしており、図６に示す液晶パ
ネルのように上側、下側１画素ずつ交互にサンプリング
することがわかる。ＳＰＤＵ、ＳＰＤＬはそれぞれ上側
水平走査用ドライバーＨＵ、下側水平走査用ドライバー
ＨＬのサンプリングスタートパルスであり、ＣＬＤクロ
ックの半クロック分位相シフトしている。これら信号は
全てＨＤ信号に位相同期しており、周波数ｆVCO をカウ
ンター等でカウントダウンして発生する。
【０００８】同図（Ｂ）に示す垂直系クロックを説明す
ると、ＣＬＳＬは左側垂直走査用ドライバーの取込みク
ロックを、ＣＬＳＲは右側垂直走査用ドライバーの取込
みクロックをそれぞれ表し、これらのクロックは互いに
１８０°位相がシフトしており、図６に示す液晶パネル
のように、左側、右側１ラインずつ交互に取込まれるこ
とがわかる。ＳＰＳＬ、ＳＰＳＲはそれぞれ左側垂直走
査用ドライバー、右側垂直走査用ドライバーのサンプリ
ングスタートパルスである。これらのパルスは１ライン
分位相がシフトしており、これら信号はＨＰＬをカウン
ター等でカウントダウンして発生し、結果的にＨＤ信号
に位相同期している。
ると、ＣＬＳＬは左側垂直走査用ドライバーの取込みク
ロックを、ＣＬＳＲは右側垂直走査用ドライバーの取込
みクロックをそれぞれ表し、これらのクロックは互いに
１８０°位相がシフトしており、図６に示す液晶パネル
のように、左側、右側１ラインずつ交互に取込まれるこ
とがわかる。ＳＰＳＬ、ＳＰＳＲはそれぞれ左側垂直走
査用ドライバー、右側垂直走査用ドライバーのサンプリ
ングスタートパルスである。これらのパルスは１ライン
分位相がシフトしており、これら信号はＨＰＬをカウン
ター等でカウントダウンして発生し、結果的にＨＤ信号
に位相同期している。
【０００９】図１１は図９のクロック発生器４の構成を
示し、ｆVCO クロックはｆVCO ダウンカウンター１４に
よりダウンカウントされ、水平系カウンター１５を駆動
する。水平系カウンター１５の出力信号は水平系デコー
ダ１６により論理デコードされ、各水平系クロックを発
生する。また、ｆVCO ダウンカウンター１４および水平
系カウンター１５はＨＰＬ信号により水平同期信号と位
相同期される。ＨＰＬ信号はＨＰＬダウンカウンター１
７によりダウンカウントされ、垂直系カウンター１８を
駆動する。この垂直系カウンター１８の出力信号は垂直
系デコーダ１９により論理デコードされ、各垂直系クロ
ックを発生する。各垂直系クロックはＶＤ信号によりフ
レーム同期がとられる。システム系クロック発生回路２
０は基本信号であるｆVCO クロック，ＨＰＬ信号，ＶＤ
信号と、ｆVCO ダウンカウンター１４出力，ＨＰＬダウ
ンカウンター１７出力に基づいて図１０（Ｃ）に示すシ
ステム系クロックを発生する。
示し、ｆVCO クロックはｆVCO ダウンカウンター１４に
よりダウンカウントされ、水平系カウンター１５を駆動
する。水平系カウンター１５の出力信号は水平系デコー
ダ１６により論理デコードされ、各水平系クロックを発
生する。また、ｆVCO ダウンカウンター１４および水平
系カウンター１５はＨＰＬ信号により水平同期信号と位
相同期される。ＨＰＬ信号はＨＰＬダウンカウンター１
７によりダウンカウントされ、垂直系カウンター１８を
駆動する。この垂直系カウンター１８の出力信号は垂直
系デコーダ１９により論理デコードされ、各垂直系クロ
ックを発生する。各垂直系クロックはＶＤ信号によりフ
レーム同期がとられる。システム系クロック発生回路２
０は基本信号であるｆVCO クロック，ＨＰＬ信号，ＶＤ
信号と、ｆVCO ダウンカウンター１４出力，ＨＰＬダウ
ンカウンター１７出力に基づいて図１０（Ｃ）に示すシ
ステム系クロックを発生する。
【０００１０】
【発明が解決しようとする課題】しかしながら、上記従
来のクロック発生装置において、水平周波数や走査線数
の異なる映像信号に応じた各種クロック信号に対応しよ
うとした場合、図９に示すクロック発生器４が複数個
と、これらクロック発生器４の切換回路とが必要にな
り、その結果、回路が著しく大規模化するとともに、複
雑化してしまう問題点がある。
来のクロック発生装置において、水平周波数や走査線数
の異なる映像信号に応じた各種クロック信号に対応しよ
うとした場合、図９に示すクロック発生器４が複数個
と、これらクロック発生器４の切換回路とが必要にな
り、その結果、回路が著しく大規模化するとともに、複
雑化してしまう問題点がある。
【０００１１】そこで、本発明は上記事情を考慮してな
されたもので、その目的とするところは、大規模な回路
を用いることなく、異なる映像信号に対して容易に対応
可能であって、各種クロック信号の切換えが瞬時に行え
るようにした液晶表示器のクロック発生回路を提供する
ことにある。
されたもので、その目的とするところは、大規模な回路
を用いることなく、異なる映像信号に対して容易に対応
可能であって、各種クロック信号の切換えが瞬時に行え
るようにした液晶表示器のクロック発生回路を提供する
ことにある。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係る液晶表示器のクロック発生回路にあ
っては、液晶パネルの水平同期信号に位相同期した水平
アドレスクロックを発生する手段と、垂直同期信号に位
相同期した垂直アドレスクロックを発生する手段と、水
平方向の複数のクロックデータが書き込まれた水平メモ
リと、垂直方向の複数のクロックデータが書き込まれた
垂直メモリとを具備し、上記水平アドレスクロックおよ
び垂直アドレスクロックに上位アドレスをそれぞれ設
け、この上位アドレスのみを制御することで複数組のク
ロックデータの内、１組のクロックデータを読み出すこ
とを特徴とする。
めに、本発明に係る液晶表示器のクロック発生回路にあ
っては、液晶パネルの水平同期信号に位相同期した水平
アドレスクロックを発生する手段と、垂直同期信号に位
相同期した垂直アドレスクロックを発生する手段と、水
平方向の複数のクロックデータが書き込まれた水平メモ
リと、垂直方向の複数のクロックデータが書き込まれた
垂直メモリとを具備し、上記水平アドレスクロックおよ
び垂直アドレスクロックに上位アドレスをそれぞれ設
け、この上位アドレスのみを制御することで複数組のク
ロックデータの内、１組のクロックデータを読み出すこ
とを特徴とする。
【００１３】
【作用】上記の構成を有する本発明においては、複数の
クロックデータが書込まれたメモリの上位アドレスビッ
トをクロックデータに対応させて制御するのみで、複数
のクロックデータを瞬時に切換えて出力することができ
る。
クロックデータが書込まれたメモリの上位アドレスビッ
トをクロックデータに対応させて制御するのみで、複数
のクロックデータを瞬時に切換えて出力することができ
る。
【００１４】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明に係る液晶表示器のクロック発生回
路の一実施例を示す。同図において、ＰＬＬ（Phase Lo
cked Loop ）より発生したクロックｆVCO はダウンカウ
ンター２１により分周されＣＬＫＨクロックを発生す
る。このＣＬＫＨクロックが水平方向のクロックの分解
能を決定する。水平位相レジスタ２２には映像信号に対
する各発生クロックの水平位相をシフトするシフトデー
タがＣＰＵ３４より書き込まれる。また、水平リセット
回路２３は水平位相レジスタ２２のシフトデータを水平
基準信号ＨＰＬの立上りからダウンカウントを開始し、
カウント値が０になった時、ＢＯＲＲＯＷ信号であるバ
ーＨＲＴ信号を発生する。つまり、水平位相レジスタ２
２の値によりＣＬＫＨクロック分解能で水平リセット信
号バーＨＲＴがシフトできることになる。図２（Ａ）に
本実施例における水平系のタイミングチャートを示し、
図中“ＨＰ”がそのシフト量である。
する。図１は本発明に係る液晶表示器のクロック発生回
路の一実施例を示す。同図において、ＰＬＬ（Phase Lo
cked Loop ）より発生したクロックｆVCO はダウンカウ
ンター２１により分周されＣＬＫＨクロックを発生す
る。このＣＬＫＨクロックが水平方向のクロックの分解
能を決定する。水平位相レジスタ２２には映像信号に対
する各発生クロックの水平位相をシフトするシフトデー
タがＣＰＵ３４より書き込まれる。また、水平リセット
回路２３は水平位相レジスタ２２のシフトデータを水平
基準信号ＨＰＬの立上りからダウンカウントを開始し、
カウント値が０になった時、ＢＯＲＲＯＷ信号であるバ
ーＨＲＴ信号を発生する。つまり、水平位相レジスタ２
２の値によりＣＬＫＨクロック分解能で水平リセット信
号バーＨＲＴがシフトできることになる。図２（Ａ）に
本実施例における水平系のタイミングチャートを示し、
図中“ＨＰ”がそのシフト量である。
【００１５】水平メモリアドレスカウンター２４はＣＬ
ＫＨクロックをカウントアップして水平メモリアドレス
Ｈ0 〜Ｈm を発生する同期カウンターである。このカウ
ンター２４から発生する水平アドレスクロックは水平リ
セット信号バーＨＲＴにより位相制御されることにな
る。水平メモリアドレスカウンター２４の出力Ｈ0 〜Ｈ
m は水平アドレスバス切換回路２５の端子ｂへ上位アド
レスＨm+1 ，Ｈm+2 とともに導かれる。上位アドレスＨ
m+1 ，Ｈm+2 ，Ｖm+1 およびＶm+2 はモード切換スイッ
チ３６により論理レベルが決定される２ビットの信号で
ある。ここで、上位アドレスＨm+1 ，Ｈm+2 ，Ｖm+1 お
よびＶm+2 は同じ信号であるが、水平系回路に接続され
ている信号をＨm+1 ，Ｈm+2 、垂直系回路に接続されて
いる信号をＶm+1 ，Ｖm+2 と呼称する。モード切換スイ
ッチ３６は端子対ｏ，ｐと端子対ｑ，ｒを開閉するスイ
ッチからなる。
ＫＨクロックをカウントアップして水平メモリアドレス
Ｈ0 〜Ｈm を発生する同期カウンターである。このカウ
ンター２４から発生する水平アドレスクロックは水平リ
セット信号バーＨＲＴにより位相制御されることにな
る。水平メモリアドレスカウンター２４の出力Ｈ0 〜Ｈ
m は水平アドレスバス切換回路２５の端子ｂへ上位アド
レスＨm+1 ，Ｈm+2 とともに導かれる。上位アドレスＨ
m+1 ，Ｈm+2 ，Ｖm+1 およびＶm+2 はモード切換スイッ
チ３６により論理レベルが決定される２ビットの信号で
ある。ここで、上位アドレスＨm+1 ，Ｈm+2 ，Ｖm+1 お
よびＶm+2 は同じ信号であるが、水平系回路に接続され
ている信号をＨm+1 ，Ｈm+2 、垂直系回路に接続されて
いる信号をＶm+1 ，Ｖm+2 と呼称する。モード切換スイ
ッチ３６は端子対ｏ，ｐと端子対ｑ，ｒを開閉するスイ
ッチからなる。
【００１６】上位アドレスの両信号ラインは抵抗Ｒ1 と
Ｒ2 により電源電圧Ｖccラインにプルアップされている
ため、切換スイッチ３６が開の場合に“ＨＩＧＨ”レベ
ルに、閉の場合に“ＬＯＷ”レベルに固定される。例え
ば、本実施例に示す状態では端子対ｏ−ｐ間がＯＦＦ、
端子対ｑ−ｒ間がＯＮであるため、Ｈm+1 とＶm+1 ライ
ンは“ＨＩＧＨ”レベル、Ｈm+2 とＶm+2 ラインは“Ｌ
ＯＷ”レベルである。水平アドレスバス切換回路２５お
よび垂直アドレスバス切換回路３１は通常ＣＰＵ３４か
ら発生するバス切換信号により端子対ｂ，ｃ間がＯＮに
なっており、水平メモリアドレスクロックＨ0 〜Ｈm ，
上位アドレスＨm+1 ，Ｈm+2 が水平メモリ２６のアドレ
ス信号として加えられる。
Ｒ2 により電源電圧Ｖccラインにプルアップされている
ため、切換スイッチ３６が開の場合に“ＨＩＧＨ”レベ
ルに、閉の場合に“ＬＯＷ”レベルに固定される。例え
ば、本実施例に示す状態では端子対ｏ−ｐ間がＯＦＦ、
端子対ｑ−ｒ間がＯＮであるため、Ｈm+1 とＶm+1 ライ
ンは“ＨＩＧＨ”レベル、Ｈm+2 とＶm+2 ラインは“Ｌ
ＯＷ”レベルである。水平アドレスバス切換回路２５お
よび垂直アドレスバス切換回路３１は通常ＣＰＵ３４か
ら発生するバス切換信号により端子対ｂ，ｃ間がＯＮに
なっており、水平メモリアドレスクロックＨ0 〜Ｈm ，
上位アドレスＨm+1 ，Ｈm+2 が水平メモリ２６のアドレ
ス信号として加えられる。
【００１７】一方、水平データバス切換回路２７は端子
対ｄ−ｅ間がＯＦＦ、端子対ｆ−ｇ間がＯＮになってお
り、水平メモリ２６から読み出されたデータが切換回路
２７を通して水平系クロックとして出力される。水平ア
ドレスバス切換回路２５および水平データバス切換回路
２７は概略的に端子対で表記しているが、実際はバス構
造になっている。これは後述する垂直アドレスバス切換
回路３１および垂直データバス切換回路３３も同様であ
る。
対ｄ−ｅ間がＯＦＦ、端子対ｆ−ｇ間がＯＮになってお
り、水平メモリ２６から読み出されたデータが切換回路
２７を通して水平系クロックとして出力される。水平ア
ドレスバス切換回路２５および水平データバス切換回路
２７は概略的に端子対で表記しているが、実際はバス構
造になっている。これは後述する垂直アドレスバス切換
回路３１および垂直データバス切換回路３３も同様であ
る。
【００１８】水平メモリ２６へクロックに対応するデー
タを書込む場合は、ＣＰＵ３４より出力されるバス切換
信号バーＣＰＵＢＵＳが“ＬＯＷ”レベルになることに
より、水平アドレスバス切換回路２５の端子対ａ−ｃ間
がＯＮ、水平データバス切換回路２７の端子対ｄ−ｅ間
がＯＮ、端子対ｆ−ｇ間がＯＦＦになり、ＣＰＵ３４の
データバスＤ0 〜Ｄ7 、アドレスバスＡ0 〜Ａ13が水平
メモリ２６に接続され、クロックデータメモリ３５に記
憶されたクロックデータを水平メモリ２６へ転送・書込
みをする。つまり、バス切換信号バーＣＰＵＢＵＳが
“０”レベルの時のみ各メモリへＣＰＵ３４のアドレス
バスとデータバスが接続され、それ以外の時はメモリア
ドレスカウンタのアドレスが接続され、各メモリは常に
読み出される状態になる。
タを書込む場合は、ＣＰＵ３４より出力されるバス切換
信号バーＣＰＵＢＵＳが“ＬＯＷ”レベルになることに
より、水平アドレスバス切換回路２５の端子対ａ−ｃ間
がＯＮ、水平データバス切換回路２７の端子対ｄ−ｅ間
がＯＮ、端子対ｆ−ｇ間がＯＦＦになり、ＣＰＵ３４の
データバスＤ0 〜Ｄ7 、アドレスバスＡ0 〜Ａ13が水平
メモリ２６に接続され、クロックデータメモリ３５に記
憶されたクロックデータを水平メモリ２６へ転送・書込
みをする。つまり、バス切換信号バーＣＰＵＢＵＳが
“０”レベルの時のみ各メモリへＣＰＵ３４のアドレス
バスとデータバスが接続され、それ以外の時はメモリア
ドレスカウンタのアドレスが接続され、各メモリは常に
読み出される状態になる。
【００１９】水平メモリ２６は図２（Ａ）に示すように
水平メモリアドレスクロックＨ0 〜Ｈm ，上位アドレス
Ｈm+1 ，Ｈm+2 により読み出されるため、リセット信号
ＨＲＴがアクティブになる時をアドレス０とし、順次
１，２，３，〜ｎ（ｎは１水平期間の水平メモリアドレ
スのｍａｘ値）としてアドレッシングされる。そこで、
水平メモリ２６がＤ0 〜Ｄ3 の４ビット構成であれば、
アドレス０に０００１Ｂ（Binary）、アドレス１に００
１０Ｂ、アドレス２に０００１Ｂとなるようなバイナリ
ーデータを書込み、水平アドレスクロックで読み出せ
ば、図２（Ａ）に示すように４chのクロックを発生でき
る。
水平メモリアドレスクロックＨ0 〜Ｈm ，上位アドレス
Ｈm+1 ，Ｈm+2 により読み出されるため、リセット信号
ＨＲＴがアクティブになる時をアドレス０とし、順次
１，２，３，〜ｎ（ｎは１水平期間の水平メモリアドレ
スのｍａｘ値）としてアドレッシングされる。そこで、
水平メモリ２６がＤ0 〜Ｄ3 の４ビット構成であれば、
アドレス０に０００１Ｂ（Binary）、アドレス１に００
１０Ｂ、アドレス２に０００１Ｂとなるようなバイナリ
ーデータを書込み、水平アドレスクロックで読み出せ
ば、図２（Ａ）に示すように４chのクロックを発生でき
る。
【００２０】垂直位相レジスタ２８には、ＣＰＵ３４よ
り映像信号に対する各発生クロックの垂直位相をシフト
するデータが書込まれる。垂直リセット回路２９は垂直
位相レジスタ２８のシフトデータを垂直同期信号ＶＤの
立上がりからダウンカウントし、カウンタ値が０になっ
た時、ＢＯＲＲＯＷ信号であるバーＶＲＴ信号を発生す
る。つまり、垂直位相レジスタ２８の値によりＨＰＬ信
号分解能で垂直リセット信号バーＶＲＴがシフトできる
ことになる。図２（Ｂ）に本実施例における垂直系のタ
イミングチャートを示し、図中“ＶＰ”がそのシフト量
である。
り映像信号に対する各発生クロックの垂直位相をシフト
するデータが書込まれる。垂直リセット回路２９は垂直
位相レジスタ２８のシフトデータを垂直同期信号ＶＤの
立上がりからダウンカウントし、カウンタ値が０になっ
た時、ＢＯＲＲＯＷ信号であるバーＶＲＴ信号を発生す
る。つまり、垂直位相レジスタ２８の値によりＨＰＬ信
号分解能で垂直リセット信号バーＶＲＴがシフトできる
ことになる。図２（Ｂ）に本実施例における垂直系のタ
イミングチャートを示し、図中“ＶＰ”がそのシフト量
である。
【００２１】垂直メモリアドレスカウンター３０はＨＰ
Ｌ信号をカウントアップして垂直メモリアドレスＶ0 〜
Ｖm を発生する同期カウンターである。このカウンター
３０から発生する垂直アドレスクロックは垂直リセット
信号バーＶＲＴにより位相制御されることになる。垂直
アドレスクロックＶ0 〜Ｖm はアドレスバス切換回路３
１の端子ｉに導かれる。この切換回路３１は通常ＣＰＵ
３４から発生するバス切換信号バーＣＰＵＢＵＳにより
端子ｉ−ｊ間がＯＮになっており、垂直アドレスクロッ
クは端子ｊより上位アドレスＶm+1 ，Ｖm+2 とともに垂
直メモリ３２に供給される。
Ｌ信号をカウントアップして垂直メモリアドレスＶ0 〜
Ｖm を発生する同期カウンターである。このカウンター
３０から発生する垂直アドレスクロックは垂直リセット
信号バーＶＲＴにより位相制御されることになる。垂直
アドレスクロックＶ0 〜Ｖm はアドレスバス切換回路３
１の端子ｉに導かれる。この切換回路３１は通常ＣＰＵ
３４から発生するバス切換信号バーＣＰＵＢＵＳにより
端子ｉ−ｊ間がＯＮになっており、垂直アドレスクロッ
クは端子ｊより上位アドレスＶm+1 ，Ｖm+2 とともに垂
直メモリ３２に供給される。
【００２２】データバス切換回路３３は、バス切換信号
バーＣＰＵＢＵＳが非アクティブなため端子ｋ−ｌ間が
ＯＦＦ、端子ｍ−ｎ間がＯＮになっており、垂直メモリ
３２から垂直アドレスクロックにより読み出されたデー
タが垂直系クロックとして出力される。垂直メモリ３２
へクロックに対応するデータを書込む場合は、ＣＰＵ３
４より出力されるバス切換信号バーＣＰＵＢＵＳがアク
ティブになることにより、アドレスバス切換回路３１の
端子ｈ−ｊ間がＯＮ、データバス切換回路３３端子ｋ−
ｌ間がＯＮ、端子ｍ−ｎ間がＯＦＦになりＣＰＵ３４の
データバスＤ0〜Ｄ7 、アドレスバスＡ0 〜Ａ13が垂直
メモリ３２に接続され、クロックデータメモリ３５に記
憶されたクロックデータを垂直メモリ３２へ転送・書込
みをする。
バーＣＰＵＢＵＳが非アクティブなため端子ｋ−ｌ間が
ＯＦＦ、端子ｍ−ｎ間がＯＮになっており、垂直メモリ
３２から垂直アドレスクロックにより読み出されたデー
タが垂直系クロックとして出力される。垂直メモリ３２
へクロックに対応するデータを書込む場合は、ＣＰＵ３
４より出力されるバス切換信号バーＣＰＵＢＵＳがアク
ティブになることにより、アドレスバス切換回路３１の
端子ｈ−ｊ間がＯＮ、データバス切換回路３３端子ｋ−
ｌ間がＯＮ、端子ｍ−ｎ間がＯＦＦになりＣＰＵ３４の
データバスＤ0〜Ｄ7 、アドレスバスＡ0 〜Ａ13が垂直
メモリ３２に接続され、クロックデータメモリ３５に記
憶されたクロックデータを垂直メモリ３２へ転送・書込
みをする。
【００２３】垂直メモリ３２は図２（Ｂ）に示すように
垂直メモリアドレスＶ0 〜Ｖm 、上位アドレスＶm+1 ，
Ｖm+2 により読み出されるため、垂直リセット信号バー
ＶＲＴがアクティブになる時のアドレスを０とし、順次
１，２，３，〜ｎ（ｎは１垂直期間の垂直メモリアドレ
スのｍａｘ値）としてアドレッシングされる。そこで、
垂直メモリがＤ0 〜Ｄ3 の４ビット構成であれば、アド
レス０に０００１Ｂ、アドレス１に００１０Ｂ、アドレ
ス２に０００１Ｂとなるようなデータを書込み、垂直ア
ドレスクロックで読み出せば、図２（Ｂ）に示すように
４chのクロックを発生できる。ここで、本実施例では水
平、垂直とも各４chの構成で説明したが、例えば８ch、
１６chであっても、メモリのデータ構造を変更するのみ
で対応可能である。また、システム系クロック発生回路
２０も位相シフト後の信号である垂直リセット信号バー
ＶＲＴ、水平リセット信号バーＨＲＴが入力されるた
め、同様に位相シフトする。
垂直メモリアドレスＶ0 〜Ｖm 、上位アドレスＶm+1 ，
Ｖm+2 により読み出されるため、垂直リセット信号バー
ＶＲＴがアクティブになる時のアドレスを０とし、順次
１，２，３，〜ｎ（ｎは１垂直期間の垂直メモリアドレ
スのｍａｘ値）としてアドレッシングされる。そこで、
垂直メモリがＤ0 〜Ｄ3 の４ビット構成であれば、アド
レス０に０００１Ｂ、アドレス１に００１０Ｂ、アドレ
ス２に０００１Ｂとなるようなデータを書込み、垂直ア
ドレスクロックで読み出せば、図２（Ｂ）に示すように
４chのクロックを発生できる。ここで、本実施例では水
平、垂直とも各４chの構成で説明したが、例えば８ch、
１６chであっても、メモリのデータ構造を変更するのみ
で対応可能である。また、システム系クロック発生回路
２０も位相シフト後の信号である垂直リセット信号バー
ＶＲＴ、水平リセット信号バーＨＲＴが入力されるた
め、同様に位相シフトする。
【００２４】図３（Ａ），（Ｂ）は水平、垂直メモリマ
ップを示し、各メモリには説明の都合上図示したような
絶対アドレスを設定する。水平メモリ２６は、１０００
Ｈ〜１ＦＦＦＨ、垂直メモリは２０００Ｈ〜２ＦＦＦＨ
のアドレス空間を有する。なお、絶対アドレスはＣＰＵ
３４側から見たアドレスＡ0 〜Ａ13であり、バーＣＰＵ
ＢＵＳ信号がアクティブな時に各アドレスバス切換を通
して各メモリに加えられるものである。ＣＰＵアドレス
のＡ12，Ａ13ビットはアドレスデコーダ（Ｈ）３７と、
アドレスデコーダ（Ｖ）３８に入力される。両アドレス
デコーダ３７，３８にはバーＣＰＵＢＵＳ信号も入力さ
れており、水平メモリ２６の選択信号バーＣＥＨ、垂直
メモリ３２の選択信号バーＣＥＶを発生する。各メモリ
２６，３２は両選択信号がアクティブになった時に書込
み、読み出しがともに可能となる。
ップを示し、各メモリには説明の都合上図示したような
絶対アドレスを設定する。水平メモリ２６は、１０００
Ｈ〜１ＦＦＦＨ、垂直メモリは２０００Ｈ〜２ＦＦＦＨ
のアドレス空間を有する。なお、絶対アドレスはＣＰＵ
３４側から見たアドレスＡ0 〜Ａ13であり、バーＣＰＵ
ＢＵＳ信号がアクティブな時に各アドレスバス切換を通
して各メモリに加えられるものである。ＣＰＵアドレス
のＡ12，Ａ13ビットはアドレスデコーダ（Ｈ）３７と、
アドレスデコーダ（Ｖ）３８に入力される。両アドレス
デコーダ３７，３８にはバーＣＰＵＢＵＳ信号も入力さ
れており、水平メモリ２６の選択信号バーＣＥＨ、垂直
メモリ３２の選択信号バーＣＥＶを発生する。各メモリ
２６，３２は両選択信号がアクティブになった時に書込
み、読み出しがともに可能となる。
【００２５】図４は両アドレスデコーダ３７，３８の動
作を示す。ＣＰＵ３４より出力されるバス切換信号バー
ＣＰＵＢＵＳが“１”レベルで非アクティブな時、両メ
モリ選択信号は無条件でアクティブになる。通常はこの
状態でメモリはメモリアドレスカウンターからの信号Ｈ
0 〜Ｈm+2 、Ｖ0 〜Ｖm+2により読み出される。次に、
バーＣＰＵＢＵＳ信号が“０”レベルでアクティブな
時、Ａ12，Ａ13の２ビットがデコードされ、Ａ13：
“０”，Ａ12：“１”の時にバーＣＥＨ信号がアクティ
ブに、Ａ13：“１”，Ａ12：“０”の時にバーＣＥＶ信
号がアクティブになり、水平、垂直両メモリの一方のみ
がＣＰＵ３４により選択される。
作を示す。ＣＰＵ３４より出力されるバス切換信号バー
ＣＰＵＢＵＳが“１”レベルで非アクティブな時、両メ
モリ選択信号は無条件でアクティブになる。通常はこの
状態でメモリはメモリアドレスカウンターからの信号Ｈ
0 〜Ｈm+2 、Ｖ0 〜Ｖm+2により読み出される。次に、
バーＣＰＵＢＵＳ信号が“０”レベルでアクティブな
時、Ａ12，Ａ13の２ビットがデコードされ、Ａ13：
“０”，Ａ12：“１”の時にバーＣＥＨ信号がアクティ
ブに、Ａ13：“１”，Ａ12：“０”の時にバーＣＥＶ信
号がアクティブになり、水平、垂直両メモリの一方のみ
がＣＰＵ３４により選択される。
【００２６】さらに、上位アドレスＨ11，Ｈ10，Ｖ11，
Ｖ10の２ビットに着目すると、図５に示すように２ビッ
トの組合せによりＭＯＤＥ０〜３の４通りのアドレスエ
リアを選択することになる。前述したように、この２ビ
ットはモード切換スイッチ３６の端子対ｏ，ｐとｑ，ｒ
の開閉により論理レベル“０”，“１”が決定される。
例えば、図１に示す実施例のように端子対ｏ−ｐ間がＯ
ＦＦ、端子対ｑ−ｒ間がＯＮの場合、Ｈ11，Ｖ11が
“０”、Ｈ10，Ｖ10が“１”であるので、水平、垂直メ
モリ共、ＭＯＤＥ１（斜線部）を選択することになる。
つまり、水平、垂直メモリ共、モード切換スイッチ３６
を制御することで、読み出しエリアを瞬時に切換えるこ
とができる。
Ｖ10の２ビットに着目すると、図５に示すように２ビッ
トの組合せによりＭＯＤＥ０〜３の４通りのアドレスエ
リアを選択することになる。前述したように、この２ビ
ットはモード切換スイッチ３６の端子対ｏ，ｐとｑ，ｒ
の開閉により論理レベル“０”，“１”が決定される。
例えば、図１に示す実施例のように端子対ｏ−ｐ間がＯ
ＦＦ、端子対ｑ−ｒ間がＯＮの場合、Ｈ11，Ｖ11が
“０”、Ｈ10，Ｖ10が“１”であるので、水平、垂直メ
モリ共、ＭＯＤＥ１（斜線部）を選択することになる。
つまり、水平、垂直メモリ共、モード切換スイッチ３６
を制御することで、読み出しエリアを瞬時に切換えるこ
とができる。
【００２７】よって、ＭＯＤＥ０〜４の各メモリエリア
にそれぞれ水平周波数や走査線数等の異なる映像信号に
対しての最適なタイミングクロックのデータブロックを
予めクロックデータメモリ３５へ記憶しておき、ＣＰＵ
３４によりシステム立上り後水平、垂直メモリへ図３に
示すように書込んでおけば、各ＭＯＤＥに対応した水平
系クロックと垂直系クロックが瞬時に選択切換えて発生
できる。
にそれぞれ水平周波数や走査線数等の異なる映像信号に
対しての最適なタイミングクロックのデータブロックを
予めクロックデータメモリ３５へ記憶しておき、ＣＰＵ
３４によりシステム立上り後水平、垂直メモリへ図３に
示すように書込んでおけば、各ＭＯＤＥに対応した水平
系クロックと垂直系クロックが瞬時に選択切換えて発生
できる。
【００２８】なお、本実施例ではＭＯＤＥは４種類で説
明したが、上位アドレスのビット数を増減し、各メモリ
の容量を増減することで、複数種類のクロックパターン
を発生することが可能である。また、モード切換スイッ
チ３６を入力信号のモードを判別する回路により自動制
御すれば、自動マルチスキャンも可能である。
明したが、上位アドレスのビット数を増減し、各メモリ
の容量を増減することで、複数種類のクロックパターン
を発生することが可能である。また、モード切換スイッ
チ３６を入力信号のモードを判別する回路により自動制
御すれば、自動マルチスキャンも可能である。
【００２９】
【発明の効果】以上説明したように、本発明に係る液晶
表示器のクロック発生回路によれば、大規模な回路を用
いなくとも複数の水平周波数や走査線数等の異なる映像
信号に対して容易に対応可能である。また、各種クロッ
クの切換えが瞬時に行えるため、入力信号の自動判別を
してスキャンモードを切換えるマルチスキャン液晶ディ
スプレイ等にも特に有効である。さらに、クロックのパ
ターンがメモリデータによって決定されるため、１つの
システム回路でメモリデータを変更するだけで、複数の
システムを構築できるという効果を奏する。
表示器のクロック発生回路によれば、大規模な回路を用
いなくとも複数の水平周波数や走査線数等の異なる映像
信号に対して容易に対応可能である。また、各種クロッ
クの切換えが瞬時に行えるため、入力信号の自動判別を
してスキャンモードを切換えるマルチスキャン液晶ディ
スプレイ等にも特に有効である。さらに、クロックのパ
ターンがメモリデータによって決定されるため、１つの
システム回路でメモリデータを変更するだけで、複数の
システムを構築できるという効果を奏する。
【図１】本発明に係る液晶表示器のクロック発生回路の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図２】（Ａ）は水平系クロックのタイミングチャー
ト、（Ｂ）は垂直系クロックのタイミングチャートであ
る。
ト、（Ｂ）は垂直系クロックのタイミングチャートであ
る。
【図３】（Ａ），（Ｂ）はそれぞれ水平メモリと垂直メ
モリのメモリマップを示す説明図である。
モリのメモリマップを示す説明図である。
【図４】アドレスデコーダの動作を示す説明図である。
【図５】モード切換スイッチの動作を示す説明図であ
る。
る。
【図６】液晶パネルの構成図である。
【図７】ＴＦＴ液晶パネルの等価回路図である。
【図８】液晶の駆動波形図である。
【図９】従来のクロック発生回路の一例を示すブロック
図である。
図である。
【図１０】（Ａ），（Ｂ），（Ｃ）はそれぞれ図９の水
平系クロック，垂直系クロック，システム系クロックの
タイミングチャートである。
平系クロック，垂直系クロック，システム系クロックの
タイミングチャートである。
【図１１】図９のクロック発生器を示すブロック図であ
る。
る。
２０ システム系クロック発生回路 ２２ 水平位相レジスタ ２３ 水平リセット回路 ２４ 水平メモリアドレスカウンター ２５ 水平アドレスバス切換回路 ２６ 水平メモリ ２７ 水平データバス切換回路 ２８ 垂直位相レジスタ ２９ 垂直位相レジスタ ３０ 垂直メモリアドレスカウンター ３１ 垂直アドレスバス切換回路 ３２ 垂直メモリ ３３ 垂直データバス切換回路 ３４ ＣＰＵ ３５ クロックデータメモリ ３６ モード切換スイッチ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１０月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明に係る液晶表示器のクロック発生回路の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図２】水平系クロックのタイミングチャートである。
【図３】垂直系クロックのタイミングチャートである。
【図４】水平メモリのメモリマップを示す説明図であ
る。
る。
【図５】垂直メモリのメモリマップを示す説明図であ
る。
る。
【図６】アドレスデコーダの動作を示す説明図である。
【図７】モード切換スイッチの動作を示す説明図であ
る。
る。
【図８】液晶パネルの構成図である。
【図９】ＴＦＴ液晶パネルの等価回路図である。
【図１０】液晶の駆動波形図である。
【図１１】従来のクロック発生回路の一例を示すブロッ
ク図である。
ク図である。
【図１２】（Ａ），（Ｂ），（Ｃ）はそれぞれ図１１の
水平系クロック，垂直系クロック，システム系クロック
のタイミングチャートである。
水平系クロック，垂直系クロック，システム系クロック
のタイミングチャートである。
【図１３】図１１のクロック発生器を示すブロック図で
ある。
ある。
【符号の説明】 ２０ システム系クロック発生回路 ２２ 水平位相レジスタ ２３ 水平リセット回路 ２４ 水平メモリアドレスカウンター ２５ 水平アドレスバス切換回路 ２６ 水平メモリ ２７ 水平データバス切換回路 ２８ 垂直位相レジスタ ２９ 垂直位相レジスタ ３０ 垂直メモリアドレスカウンター ３１ 垂直アドレスバス切換回路 ３２ 垂直メモリ ３３ 垂直データバス切換回路 ３４ ＣＰＵ ３５ クロックデータメモリ ３６ モード切換スイッチ
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図４】
【図６】
【図７】
【図９】
【図１】
【図２】
【図３】
【図５】
【図１０】
【図８】
【図１１】
【図１２】
【図１３】
Claims (1)
- 【請求項１】 液晶パネルの水平同期信号に位相同期し
た水平アドレスクロックを発生する手段と、垂直同期信
号に位相同期した垂直アドレスクロックを発生する手段
と、水平方向の複数のクロックデータが書き込まれた水
平メモリと、垂直方向の複数のクロックデータが書き込
まれた垂直メモリとを具備し、 上記水平アドレスクロックおよび垂直アドレスクロック
に上位アドレスをそれぞれ設け、この上位アドレスのみ
を制御することで複数組のクロックデータの内、１組の
クロックデータを読み出すことを特徴とする液晶表示器
のクロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4232691A JPH06186931A (ja) | 1991-02-15 | 1991-02-15 | 液晶表示器のクロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4232691A JPH06186931A (ja) | 1991-02-15 | 1991-02-15 | 液晶表示器のクロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06186931A true JPH06186931A (ja) | 1994-07-08 |
Family
ID=12632888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4232691A Pending JPH06186931A (ja) | 1991-02-15 | 1991-02-15 | 液晶表示器のクロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06186931A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61223786A (ja) * | 1985-03-28 | 1986-10-04 | 日本電子株式会社 | 画像情報出力回路 |
| JPH01209494A (ja) * | 1988-02-17 | 1989-08-23 | Deikushii Kk | Ｘｙマトリックス表示装置 |
| JPH0230993B2 (ja) * | 1983-10-12 | 1990-07-10 | Mitsubishi Electric Corp |
-
1991
- 1991-02-15 JP JP4232691A patent/JPH06186931A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0230993B2 (ja) * | 1983-10-12 | 1990-07-10 | Mitsubishi Electric Corp | |
| JPS61223786A (ja) * | 1985-03-28 | 1986-10-04 | 日本電子株式会社 | 画像情報出力回路 |
| JPH01209494A (ja) * | 1988-02-17 | 1989-08-23 | Deikushii Kk | Ｘｙマトリックス表示装置 |
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