JPH06186587A - Ｔｆｔマトリクス及びその製造方法 - Google Patents
Ｔｆｔマトリクス及びその製造方法Info
- Publication number
- JPH06186587A JPH06186587A JP4334786A JP33478692A JPH06186587A JP H06186587 A JPH06186587 A JP H06186587A JP 4334786 A JP4334786 A JP 4334786A JP 33478692 A JP33478692 A JP 33478692A JP H06186587 A JPH06186587 A JP H06186587A
- Authority
- JP
- Japan
- Prior art keywords
- tft
- electrode
- film
- row
- transparent electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＴＦＴマトリクス及びその製造方法に関し、
電極間リークの防止を目的とする。 【構成】 透明絶縁基板１上に複数本の行バスラインと
該行バスラインに直角に交叉する複数本の列バスライン
８を有し、該行バスラインと列バスライン８の各々の交
叉点の近傍にＴＦＴ及び透明電極11が配設され、該行バ
スラインと該ＴＦＴのゲート電極、該列バスライン８と
該ＴＦＴのドレイン電極7D、該ＴＦＴのソース電極7Sと
該透明電極９とがそれぞれ電気的に接続されてなり、且
つ該透明電極11と該行または列バスライン８の何れかが
該ＴＦＴのゲート絶縁膜３上に配設され、少なくとも該
ＴＦＴと該ゲート絶縁膜３上にある行または列バスライ
ン８の何れか及び透明電極９の少なくとも周縁部分の上
部が連続する最終保護膜13で覆われてなるＴＦＴマトリ
クスにおいて、該最終保護膜13の最下層部が酸化物絶縁
体膜13A よりなるように構成する。
電極間リークの防止を目的とする。 【構成】 透明絶縁基板１上に複数本の行バスラインと
該行バスラインに直角に交叉する複数本の列バスライン
８を有し、該行バスラインと列バスライン８の各々の交
叉点の近傍にＴＦＴ及び透明電極11が配設され、該行バ
スラインと該ＴＦＴのゲート電極、該列バスライン８と
該ＴＦＴのドレイン電極7D、該ＴＦＴのソース電極7Sと
該透明電極９とがそれぞれ電気的に接続されてなり、且
つ該透明電極11と該行または列バスライン８の何れかが
該ＴＦＴのゲート絶縁膜３上に配設され、少なくとも該
ＴＦＴと該ゲート絶縁膜３上にある行または列バスライ
ン８の何れか及び透明電極９の少なくとも周縁部分の上
部が連続する最終保護膜13で覆われてなるＴＦＴマトリ
クスにおいて、該最終保護膜13の最下層部が酸化物絶縁
体膜13A よりなるように構成する。
Description
【０００１】
【産業上の利用分野】本発明はラップトップパソコンや
壁掛けＴＶとして用いられるＴＦＴ（薄膜トランジス
タ）マトリクス型液晶パネル用のＴＦＴマトリクス及び
その製造方法に関する。
壁掛けＴＶとして用いられるＴＦＴ（薄膜トランジス
タ）マトリクス型液晶パネル用のＴＦＴマトリクス及び
その製造方法に関する。
【０００２】ＴＦＴマトリクスを用いて形成される液晶
パネルは、その表示品質においてＣＲＴの代替えとして
の性能を確保することが可能なことが認知されつつある
が、断線や短絡、点欠陥等による製造工程中における歩
留りの低下が産業上の欠点となっており、改善が望まれ
ている。
パネルは、その表示品質においてＣＲＴの代替えとして
の性能を確保することが可能なことが認知されつつある
が、断線や短絡、点欠陥等による製造工程中における歩
留りの低下が産業上の欠点となっており、改善が望まれ
ている。
【０００３】
【従来の技術】図３はＴＦＴマトリクスの等価回路図で
ある。この図に示すようにＴＦＴマトリクスは、図にお
いて水平方向に延在する複数本の行バスライン(BX )
と、この行バスライン(BX ) に直角に交叉する列バスラ
イン(BY ) を有し、行バスライン(BX ) と列バスライン
(BY ) の各々の交点の近傍に、例えば行バスライン
(BX ) にゲート電極(G) が接続され列バスライン(BY)
にドレイン電極(D) が接続されたＴＦＴ(TF ) 及び、こ
のＴＦＴ(TF ) のソース電極(S) に接続する透明電極
（画素電極）(P) を備え、更にこの透明電極(P)に液晶
セル容量を主とする容量負荷(C) が接続されて構成され
る。
ある。この図に示すようにＴＦＴマトリクスは、図にお
いて水平方向に延在する複数本の行バスライン(BX )
と、この行バスライン(BX ) に直角に交叉する列バスラ
イン(BY ) を有し、行バスライン(BX ) と列バスライン
(BY ) の各々の交点の近傍に、例えば行バスライン
(BX ) にゲート電極(G) が接続され列バスライン(BY)
にドレイン電極(D) が接続されたＴＦＴ(TF ) 及び、こ
のＴＦＴ(TF ) のソース電極(S) に接続する透明電極
（画素電極）(P) を備え、更にこの透明電極(P)に液晶
セル容量を主とする容量負荷(C) が接続されて構成され
る。
【０００４】また、図４は上記ＴＦＴマトリクスの一部
を示す模式断面図で、図中の、１はガラス等の透明絶縁
基板、２は例えばクロム(Cr)等からなるゲート電極、３
は例えば厚さ4000Å程度の窒化シリコン(Si3N4) からな
るゲート絶縁膜、４はアモーファスシリコン(a-Si)等か
らなる厚さ200 Å程度の半導体動作層、５は例えばSi 3N
4 からなりゲート電極に自己整合する厚さ1200Å程度の
チャネル保護膜（エッチングストッパ膜）、6Dはｎ+ 型
のa-Siからなるドレインコンタクト層、6Sは同じくｎ+
型のa-Siからなるソースコンタクト層、7Dはドレインコ
ンタクト層上に自己整合して形成されたチタン(Ti)等か
らなるドレイン電極、7Sは同じくソース電極、８はアル
ミニウム(Al)合金等からなりドレイン電極と接続する列
バスライン（ドレインバスライン）、９はインジウム(I
n)と錫(Sn)の酸化物であるITO からなりソース電極に接
続する透明（画素）電極、10は最終保護膜、11は窓を示
している。
を示す模式断面図で、図中の、１はガラス等の透明絶縁
基板、２は例えばクロム(Cr)等からなるゲート電極、３
は例えば厚さ4000Å程度の窒化シリコン(Si3N4) からな
るゲート絶縁膜、４はアモーファスシリコン(a-Si)等か
らなる厚さ200 Å程度の半導体動作層、５は例えばSi 3N
4 からなりゲート電極に自己整合する厚さ1200Å程度の
チャネル保護膜（エッチングストッパ膜）、6Dはｎ+ 型
のa-Siからなるドレインコンタクト層、6Sは同じくｎ+
型のa-Siからなるソースコンタクト層、7Dはドレインコ
ンタクト層上に自己整合して形成されたチタン(Ti)等か
らなるドレイン電極、7Sは同じくソース電極、８はアル
ミニウム(Al)合金等からなりドレイン電極と接続する列
バスライン（ドレインバスライン）、９はインジウム(I
n)と錫(Sn)の酸化物であるITO からなりソース電極に接
続する透明（画素）電極、10は最終保護膜、11は窓を示
している。
【０００５】この図に示されるようにＴＦＴマトリクス
は、同一表面即ちゲート絶縁膜３上に、直に、透明（画
素）電極９とこの透明（画素）電極９と、電位の異なる
列バスライン（ドレインバスライン）８が形成される構
造を有する。
は、同一表面即ちゲート絶縁膜３上に、直に、透明（画
素）電極９とこの透明（画素）電極９と、電位の異なる
列バスライン（ドレインバスライン）８が形成される構
造を有する。
【０００６】
【発明が解決しようとする課題】上記構造を有するＴＦ
ＴマトリクスはＴＦＴ特性が水分の影響を受けやすいた
め、図４に示されたように表示部を除く表面が最終保護
膜10で覆われる。
ＴマトリクスはＴＦＴ特性が水分の影響を受けやすいた
め、図４に示されたように表示部を除く表面が最終保護
膜10で覆われる。
【０００７】そして従来この表面保護膜には、耐湿性に
優れるSi3N4 の単層膜が主として用いられていた。しか
しながら、Si3N4 膜はモノシラン(SiH4)とアンモニア(N
H3) を主原料とする強い還元性雰囲気中におけるプラズ
マＣＶＤ法により成膜されるために、下地即ちゲート絶
縁膜３上にメタル即ちソース及びドレイン電極7S、7Dに
用いたメタルや列バスライン（ドレインバスライン）８
に用いたメタルの化合物汚染が極微量存在していても、
このメタル化合物汚染物質が還元されて、導電性異物を
発生させ、図５に示すようにこの導電性異物12により接
近した電位の異なる電極間例えば透明（画素）電極９と
隣接セルのドレイン電極6Dや列バスライン（ドレインバ
スライン）８との間（図４のＡ及びＡ′に対応）の絶縁
性を劣化させ、ＴＦＴマトリクスに点欠陥を発生させる
という問題を生ずる。
優れるSi3N4 の単層膜が主として用いられていた。しか
しながら、Si3N4 膜はモノシラン(SiH4)とアンモニア(N
H3) を主原料とする強い還元性雰囲気中におけるプラズ
マＣＶＤ法により成膜されるために、下地即ちゲート絶
縁膜３上にメタル即ちソース及びドレイン電極7S、7Dに
用いたメタルや列バスライン（ドレインバスライン）８
に用いたメタルの化合物汚染が極微量存在していても、
このメタル化合物汚染物質が還元されて、導電性異物を
発生させ、図５に示すようにこの導電性異物12により接
近した電位の異なる電極間例えば透明（画素）電極９と
隣接セルのドレイン電極6Dや列バスライン（ドレインバ
スライン）８との間（図４のＡ及びＡ′に対応）の絶縁
性を劣化させ、ＴＦＴマトリクスに点欠陥を発生させる
という問題を生ずる。
【０００８】勿論、プロセス中の汚染を完全に除去する
ことが根本的な解決策であるが、一基板中に 100万から
数100 万画素ある画素（透明）電極とバスライン電位の
電極との干渉を起こす汚染を完全にゼロにすることは困
難な場合が多い。
ことが根本的な解決策であるが、一基板中に 100万から
数100 万画素ある画素（透明）電極とバスライン電位の
電極との干渉を起こす汚染を完全にゼロにすることは困
難な場合が多い。
【０００９】しかも、ＴＦＴマトリクスを液晶表示に用
いる場合、液晶セルの負荷は 0.1〜0.3 pF、蓄積容量を
用いた場合でもせいぜい 0.6〜0.8 pF程度の非常に小さ
い容量負荷となるため、100 ＭΩ程度の高い抵抗で前記
電極間に干渉が生じても、負荷の電圧保持に影響が発生
する。
いる場合、液晶セルの負荷は 0.1〜0.3 pF、蓄積容量を
用いた場合でもせいぜい 0.6〜0.8 pF程度の非常に小さ
い容量負荷となるため、100 ＭΩ程度の高い抵抗で前記
電極間に干渉が生じても、負荷の電圧保持に影響が発生
する。
【００１０】そこで本発明は、メタル化合物汚染が存在
しても、これを導電性の生じない酸化物として基板面に
固定する作用を有する最終保護膜及びその形成方法を提
供し、ＴＦＴマトリクスの電極間リークを防止してその
製造歩留り及び信頼性を向上させることを目的とする。
しても、これを導電性の生じない酸化物として基板面に
固定する作用を有する最終保護膜及びその形成方法を提
供し、ＴＦＴマトリクスの電極間リークを防止してその
製造歩留り及び信頼性を向上させることを目的とする。
【００１１】
【課題を解決するための手段】上記課題の解決は、透明
絶縁基板上に複数本の行バスラインと該行バスラインに
直角に交叉する複数本の列バスラインを有し、該行バス
ラインと列バスラインの各々の交叉点の近傍にＴＦＴ及
び透明電極が配設され、該行バスラインと該ＴＦＴのゲ
ート電極、該列バスラインと該ＴＦＴのドレイン電極、
該ＴＦＴのソース電極と該透明電極とがそれぞれ電気的
に接続されてなり、且つ該透明電極と該行または列バス
ラインの何れかが該ＴＦＴのゲート絶縁膜上に配設さ
れ、少なくとも該ＴＦＴと該ゲート絶縁膜上にある行ま
たは列バスラインの何れか及び透明電極の少なくとも周
縁部分の上部が連続する最終保護膜で覆われてなるＴＦ
Ｔマトリクスにおいて、該最終保護膜の最下層部が酸化
物絶縁体膜よりなる本発明によるＴＦＴマトリクス、若
しくは、画素電極となる透明電極と、少なくとも、該透
明電極に電位を供給するＴＦＴの該透明電極と異なる電
位の電極及び該ＴＦＴに電位を供給するバスラインの中
の該透明電極と異なる電位のバスラインが同一表面上に
配設され、該透明電極、該ＴＦＴの電極及びバスライン
の形成面上を連続する最終保護膜で覆う工程を有するＴ
ＦＴマトリクスの製造方法において、少なくとも、該透
明電極、該ＴＦＴの電極及びバスラインの形成面に直に
接する該最終保護膜の最下層の膜の形成を、酸化性若し
くは非還元性雰囲気中におけるＣＶＤ法またはＰＶＤ法
により行う本発明によるＴＦＴマトリクスの製造方法に
よって達成される。
絶縁基板上に複数本の行バスラインと該行バスラインに
直角に交叉する複数本の列バスラインを有し、該行バス
ラインと列バスラインの各々の交叉点の近傍にＴＦＴ及
び透明電極が配設され、該行バスラインと該ＴＦＴのゲ
ート電極、該列バスラインと該ＴＦＴのドレイン電極、
該ＴＦＴのソース電極と該透明電極とがそれぞれ電気的
に接続されてなり、且つ該透明電極と該行または列バス
ラインの何れかが該ＴＦＴのゲート絶縁膜上に配設さ
れ、少なくとも該ＴＦＴと該ゲート絶縁膜上にある行ま
たは列バスラインの何れか及び透明電極の少なくとも周
縁部分の上部が連続する最終保護膜で覆われてなるＴＦ
Ｔマトリクスにおいて、該最終保護膜の最下層部が酸化
物絶縁体膜よりなる本発明によるＴＦＴマトリクス、若
しくは、画素電極となる透明電極と、少なくとも、該透
明電極に電位を供給するＴＦＴの該透明電極と異なる電
位の電極及び該ＴＦＴに電位を供給するバスラインの中
の該透明電極と異なる電位のバスラインが同一表面上に
配設され、該透明電極、該ＴＦＴの電極及びバスライン
の形成面上を連続する最終保護膜で覆う工程を有するＴ
ＦＴマトリクスの製造方法において、少なくとも、該透
明電極、該ＴＦＴの電極及びバスラインの形成面に直に
接する該最終保護膜の最下層の膜の形成を、酸化性若し
くは非還元性雰囲気中におけるＣＶＤ法またはＰＶＤ法
により行う本発明によるＴＦＴマトリクスの製造方法に
よって達成される。
【００１２】
【作用】従来、最終保護膜として主として用いられてい
た前記SiH4とNH3 を主原料とするプラズマＣＶＤ法によ
り形成されるSi3N4 膜は、その生成に際して下地を非常
に良く還元する作用を持つことを本発明者等は実験的に
確認している。例えば、Tiをガラス基板上に成膜し弗素
系のガスでドライエッチングを施すと、全面にTiの酸弗
化物(TiOx F y ) が数10Å程度残存し、オーバエッチン
グでは容易に除去できない。この面に上記プラズマＣＶ
Ｄ法によるSi3N4 膜を成膜すると、108 Ω／□程度以上
の導電性が発生する等である。
た前記SiH4とNH3 を主原料とするプラズマＣＶＤ法によ
り形成されるSi3N4 膜は、その生成に際して下地を非常
に良く還元する作用を持つことを本発明者等は実験的に
確認している。例えば、Tiをガラス基板上に成膜し弗素
系のガスでドライエッチングを施すと、全面にTiの酸弗
化物(TiOx F y ) が数10Å程度残存し、オーバエッチン
グでは容易に除去できない。この面に上記プラズマＣＶ
Ｄ法によるSi3N4 膜を成膜すると、108 Ω／□程度以上
の導電性が発生する等である。
【００１３】ところが、成膜を同じプラズマＣＶＤ法で
も酸化性雰囲気中において行われるSiO2膜にすることに
より上記より３〜４桁程度の高抵抗化が図れることを本
発明者等は見出した。
も酸化性雰囲気中において行われるSiO2膜にすることに
より上記より３〜４桁程度の高抵抗化が図れることを本
発明者等は見出した。
【００１４】また、、この酸化膜の効果は少なくとも50
Å程度の厚さのSiO2膜を成膜した後、その上に本来耐湿
性から必要とされるSi3N4 膜を成膜した場合でも依然と
して維持されることも本発明者等は確認した。
Å程度の厚さのSiO2膜を成膜した後、その上に本来耐湿
性から必要とされるSi3N4 膜を成膜した場合でも依然と
して維持されることも本発明者等は確認した。
【００１５】そこで本発明においては、最終保護膜の基
体表面に直に接する最下層に酸化性雰囲気中におけるプ
ラズマＣＶＤ法或いはＰＶＤ法で形成するSiO2膜を介在
させることによって、基体表面の還元されたメタル残留
物に起因する絶縁性劣化を防止し、ＴＦＴマトリクスの
信頼性の向上を図る。
体表面に直に接する最下層に酸化性雰囲気中におけるプ
ラズマＣＶＤ法或いはＰＶＤ法で形成するSiO2膜を介在
させることによって、基体表面の還元されたメタル残留
物に起因する絶縁性劣化を防止し、ＴＦＴマトリクスの
信頼性の向上を図る。
【００１６】
【実施例】以下本発明を、図示実施例により具体的に説
明する。図１は本発明の一実施例の模式断面図、図２は
本発明の効果を示す要部模式断面図である。全図を通じ
同一対象物は同一符合で示す。
明する。図１は本発明の一実施例の模式断面図、図２は
本発明の効果を示す要部模式断面図である。全図を通じ
同一対象物は同一符合で示す。
【００１７】本発明に係るＴＦＴマトリクスは、例えば
図３の等価回路図を用いて説明した従来のＴＦＴマトリ
クスと同様な回路構成を有し、例えば下ゲートスタガー
ド型ＴＦＴを用いて以下に述べるように形成される。
図３の等価回路図を用いて説明した従来のＴＦＴマトリ
クスと同様な回路構成を有し、例えば下ゲートスタガー
ド型ＴＦＴを用いて以下に述べるように形成される。
【００１８】即ち本発明による下ゲートスタガード型Ｔ
ＦＴを用いたＴＦＴマトリクスは、図１に１画素及びそ
の近傍部の断面を模式的に示すように、ガラス等の透明
絶縁基板１上に、例えばCr等からなるゲート電極２及び
ゲート電極２に接続する図示しないゲートバスライン
（行バスライン）を形成し、このゲート電極２及びゲー
トバスライン形成面上に例えば厚さ4000Å程度のSi3N4
からなるゲート絶縁膜３を形成し、このゲート絶縁膜３
上の前記ゲート電極２上を所定の幅で広く覆う領域に厚
さ200 Å程度のノンドープa-Siからなる半導体動作層４
を形成し、この半導体動作層４上に例えばSi3N4 からな
りゲート電極に自己整合する厚さ1200Å程度のチャネル
保護膜５を形成し、このチャネル保護膜５上からその両
側の半導体動作層４上にそれぞれ延在してｎ+ 型a-Siか
らなるドレインコンタクト層6D及びソースコンタクト層
6Sと例えばTiからなるドレイン電極7D及びソース電極7S
との積層パターンを形成する工程を経て下ゲートスタガ
ード型のＴＦＴを形成した後、このＴＦＴのドレイン電
極7Dに接続し且つ前記ゲートバスラインに直角に交叉す
るドレインバスライン（列バスライン）８を形成し、上
記ＴＦＴ近傍のゲート絶縁膜３上にITO からなりＴＦＴ
のソース電極7Sに接続する厚さ 500Å程度の透明（画
素）電極９を形成した後（ドレインバスライン８と透明
電極11の形成順序は逆でもよい）、上記電極及びバスラ
インの形成面上に、基体面に直に接する最下層の例えば
厚さ 100Å程度のSiO2膜13A とその上部の厚さ3000Å程
度のSi3N4膜13B との積層膜からなる最終保護膜13を形
成し、この最終保護膜13に表示部の透明（画素）電極を
表出する窓11を形成した構造を有する。
ＦＴを用いたＴＦＴマトリクスは、図１に１画素及びそ
の近傍部の断面を模式的に示すように、ガラス等の透明
絶縁基板１上に、例えばCr等からなるゲート電極２及び
ゲート電極２に接続する図示しないゲートバスライン
（行バスライン）を形成し、このゲート電極２及びゲー
トバスライン形成面上に例えば厚さ4000Å程度のSi3N4
からなるゲート絶縁膜３を形成し、このゲート絶縁膜３
上の前記ゲート電極２上を所定の幅で広く覆う領域に厚
さ200 Å程度のノンドープa-Siからなる半導体動作層４
を形成し、この半導体動作層４上に例えばSi3N4 からな
りゲート電極に自己整合する厚さ1200Å程度のチャネル
保護膜５を形成し、このチャネル保護膜５上からその両
側の半導体動作層４上にそれぞれ延在してｎ+ 型a-Siか
らなるドレインコンタクト層6D及びソースコンタクト層
6Sと例えばTiからなるドレイン電極7D及びソース電極7S
との積層パターンを形成する工程を経て下ゲートスタガ
ード型のＴＦＴを形成した後、このＴＦＴのドレイン電
極7Dに接続し且つ前記ゲートバスラインに直角に交叉す
るドレインバスライン（列バスライン）８を形成し、上
記ＴＦＴ近傍のゲート絶縁膜３上にITO からなりＴＦＴ
のソース電極7Sに接続する厚さ 500Å程度の透明（画
素）電極９を形成した後（ドレインバスライン８と透明
電極11の形成順序は逆でもよい）、上記電極及びバスラ
インの形成面上に、基体面に直に接する最下層の例えば
厚さ 100Å程度のSiO2膜13A とその上部の厚さ3000Å程
度のSi3N4膜13B との積層膜からなる最終保護膜13を形
成し、この最終保護膜13に表示部の透明（画素）電極を
表出する窓11を形成した構造を有する。
【００１９】以上の記述からわかるように、本発明は最
終保護膜の基体面に直に接する最下層の膜を酸化性或い
は非還元性の雰囲気中でないと形成し得ないSiO2膜13A
に限定し、その上に耐湿性を有する例えばSi3N4 膜を積
層してなるSiO2と他の絶縁膜との積層構造にしたことが
特徴であり、その他は従来の構造と変わりはない。
終保護膜の基体面に直に接する最下層の膜を酸化性或い
は非還元性の雰囲気中でないと形成し得ないSiO2膜13A
に限定し、その上に耐湿性を有する例えばSi3N4 膜を積
層してなるSiO2と他の絶縁膜との積層構造にしたことが
特徴であり、その他は従来の構造と変わりはない。
【００２０】上記SiO2膜とSi3N4 膜との積層構造の最終
保護膜の形成は、具体的には次のように行う。即ち最下
層のSiO2膜の堆積は、例えば、原料ガスにSiH4 60sccm
と一酸化二窒素(N2O) 2000sccmとの混合ガスを用い、圧
力 0.1〜１Torr、基板温度 350℃、放電電力 200〜500
W 程度の条件によるプラズマＣＶＤ法（PCVD法）によっ
てなされる。この方法において上記混合ガスによる成長
雰囲気は酸化性の雰囲気であるために、上記SiO2膜が堆
積される基体面に付着しているメタル化合物汚染物質は
完全に酸化され、例えば図２の部分断面図に模式的に示
すように、透明（画素）電極９と隣接セルのドレインバ
スライン８との間に表出するゲート絶縁膜３の表面に付
着していた電極材料の例えばTiやバスライン材料のAl等
の化合物は酸化されて、酸化チタンや酸化アルミニウム
等の高絶縁性を有する酸化物14に変質し、上記透明（画
素）電極９と隣接セルのドレインバスライン８等隣接す
る異なる電位の電極間の絶縁抵抗を、リーク電流を発生
させる程度に、劣化せしめることがなくなる。なお、図
２における13A はPCVD法により形成されたSiO2膜を示
す。
保護膜の形成は、具体的には次のように行う。即ち最下
層のSiO2膜の堆積は、例えば、原料ガスにSiH4 60sccm
と一酸化二窒素(N2O) 2000sccmとの混合ガスを用い、圧
力 0.1〜１Torr、基板温度 350℃、放電電力 200〜500
W 程度の条件によるプラズマＣＶＤ法（PCVD法）によっ
てなされる。この方法において上記混合ガスによる成長
雰囲気は酸化性の雰囲気であるために、上記SiO2膜が堆
積される基体面に付着しているメタル化合物汚染物質は
完全に酸化され、例えば図２の部分断面図に模式的に示
すように、透明（画素）電極９と隣接セルのドレインバ
スライン８との間に表出するゲート絶縁膜３の表面に付
着していた電極材料の例えばTiやバスライン材料のAl等
の化合物は酸化されて、酸化チタンや酸化アルミニウム
等の高絶縁性を有する酸化物14に変質し、上記透明（画
素）電極９と隣接セルのドレインバスライン８等隣接す
る異なる電位の電極間の絶縁抵抗を、リーク電流を発生
させる程度に、劣化せしめることがなくなる。なお、図
２における13A はPCVD法により形成されたSiO2膜を示
す。
【００２１】また上記SiO2膜13A 上へのSi3N4 膜13B の
堆積は、従来と同様に、SiH4 50sccm とNH3 100sccm と
N2 1000sccm とH2との混合ガスを用い、圧力 0.1〜１To
rr、基板温度 300℃、放電電力 200〜500 W 程度で行っ
た。
堆積は、従来と同様に、SiH4 50sccm とNH3 100sccm と
N2 1000sccm とH2との混合ガスを用い、圧力 0.1〜１To
rr、基板温度 300℃、放電電力 200〜500 W 程度で行っ
た。
【００２２】このSi3N4 膜13B の成長雰囲気は前に述べ
たように還元性を有するが、前記最下層のSiO2膜13A が
少なくとも30Å以上形成されていれば、Si3N4 膜13B 堆
積の際の還元性雰囲気により前記メタル汚染物質の酸化
物14が導電性異物に変質せしめられることはなく、絶縁
抵抗の劣化は認められなかった。
たように還元性を有するが、前記最下層のSiO2膜13A が
少なくとも30Å以上形成されていれば、Si3N4 膜13B 堆
積の際の還元性雰囲気により前記メタル汚染物質の酸化
物14が導電性異物に変質せしめられることはなく、絶縁
抵抗の劣化は認められなかった。
【００２３】なお、上記SiO2膜とSi3N4 膜の堆積は、例
えば同一容器内で成長ガスの入れ換えのみで行う等、真
空を破らずに連続して行うことが、外部からの汚染物質
の侵入を避けるうえで望ましい。
えば同一容器内で成長ガスの入れ換えのみで行う等、真
空を破らずに連続して行うことが、外部からの汚染物質
の侵入を避けるうえで望ましい。
【００２４】また、SiO2膜の形成は、上記プラズマＣＶ
Ｄ法に限られるものではなく、酸化性若しくは非還元性
雰囲気中における熱ＣＶＤ法或いは同雰囲気中における
プラズマスパッタ等のＰＶＤ法によっても同様の効果を
得ることができる。
Ｄ法に限られるものではなく、酸化性若しくは非還元性
雰囲気中における熱ＣＶＤ法或いは同雰囲気中における
プラズマスパッタ等のＰＶＤ法によっても同様の効果を
得ることができる。
【００２５】また、実施例に示した構造においては、本
発明に係る最終保護膜に表示部の透明（画素）電極を表
出する窓を設けることによって最終保護膜が透明（画
素）電極の周辺部のＴＦＴ及びバスライン部のみに形成
されているが、透明（画素）電極の全面上にも本発明に
係る最終保護膜を残した構造においても、本発明の有効
性には何等変わりはない。また画素電極がゲート絶縁膜
上に在るか否か、ＴＦＴが下ゲート逆スタガード型であ
るか否かも本質的な問題ではない。即ち、画素電極と他
の電位の電極が同一面内に存在し、これらの上に連続し
た最終保護膜を成膜して構成されるすべてのＴＦＴマト
リクスに本発明は適用可能である。
発明に係る最終保護膜に表示部の透明（画素）電極を表
出する窓を設けることによって最終保護膜が透明（画
素）電極の周辺部のＴＦＴ及びバスライン部のみに形成
されているが、透明（画素）電極の全面上にも本発明に
係る最終保護膜を残した構造においても、本発明の有効
性には何等変わりはない。また画素電極がゲート絶縁膜
上に在るか否か、ＴＦＴが下ゲート逆スタガード型であ
るか否かも本質的な問題ではない。即ち、画素電極と他
の電位の電極が同一面内に存在し、これらの上に連続し
た最終保護膜を成膜して構成されるすべてのＴＦＴマト
リクスに本発明は適用可能である。
【００２６】また、最終保護膜の膜構成もSiO2／Si3N4
構造に限られるものではなく、成膜の初期が酸化性或い
は非還元性の雰囲気中で実施される成膜法であれば、本
発明の効果を奏することができる。
構造に限られるものではなく、成膜の初期が酸化性或い
は非還元性の雰囲気中で実施される成膜法であれば、本
発明の効果を奏することができる。
【００２７】
【発明の効果】以上説明したように本発明によれば、Ｔ
ＦＴマトリクスにおける電極間の絶縁性を高めて点欠陥
が防止される。従って本発明は、ＴＦＴマトリクスの製
造歩留り及び信頼性の向上に寄与するところが大きい。
ＦＴマトリクスにおける電極間の絶縁性を高めて点欠陥
が防止される。従って本発明は、ＴＦＴマトリクスの製
造歩留り及び信頼性の向上に寄与するところが大きい。
【図１】 本発明の一実施例の模式断面図
【図２】 本発明の効果を示す要部模式断面図
【図３】 ＴＦＴマトリクスの等価回路図
【図４】 従来構造の模式断面図
【図５】 従来の問題点を示す要部模式断面図
１ 透明絶縁基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ 半導体動作層 ５ チャネル保護膜 6D ドレインコンタクト層 6S ソースコンタクト層 7D ドレイン電極 7S ソース電極 ８ ドレインバスライン ９ 透明（画素）電極 11 窓 13 最終保護膜 13A SiO2膜 13B Si3N4 膜 14 酸化物
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石田 幸政 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (2)
- 【請求項１】 透明絶縁基板上に複数本の行バスライン
と該行バスラインに直角に交叉する複数本の列バスライ
ンを有し、該行バスラインと列バスラインの各々の交叉
点の近傍にＴＦＴ及び透明電極が配設され、該行バスラ
インと該ＴＦＴのゲート電極、該列バスラインと該ＴＦ
Ｔのドレイン電極、該ＴＦＴのソース電極と該透明電極
とがそれぞれ電気的に接続されてなり、且つ該透明電極
と該行または列バスラインの何れかが該ＴＦＴのゲート
絶縁膜上に配設され、少なくとも該ＴＦＴと該ゲート絶
縁膜上にある行または列バスラインの何れか及び透明電
極の少なくとも周縁部分の上部が連続する最終保護膜で
覆われてなるＴＦＴマトリクスにおいて、 該最終保護膜の最下層部が酸化物絶縁体膜よりなること
を特徴とするＴＦＴマトリクス。 - 【請求項２】 画素電極となる透明電極と、少なくと
も、該透明電極に電位を供給するＴＦＴの該透明電極と
異なる電位の電極及び該ＴＦＴに電位を供給するバスラ
インの中の該透明電極と異なる電位のバスラインが同一
表面上に配設され、該透明電極、該ＴＦＴの電極及びバ
スラインの形成面上を連続する最終保護膜で覆う工程を
有するＴＦＴマトリクスの製造方法において、 少なくとも、該透明電極、該ＴＦＴの電極及びバスライ
ンの形成面に直に接する該最終保護膜の最下層の膜の形
成を、酸化性若しくは非還元性雰囲気中におけるＣＶＤ
法またはＰＶＤ法により行うことを特徴とするＴＦＴマ
トリクスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4334786A JPH06186587A (ja) | 1992-12-16 | 1992-12-16 | Ｔｆｔマトリクス及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4334786A JPH06186587A (ja) | 1992-12-16 | 1992-12-16 | Ｔｆｔマトリクス及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06186587A true JPH06186587A (ja) | 1994-07-08 |
Family
ID=18281223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4334786A Pending JPH06186587A (ja) | 1992-12-16 | 1992-12-16 | Ｔｆｔマトリクス及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06186587A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016111034A (ja) * | 2014-12-02 | 2016-06-20 | 三菱電機株式会社 | 薄膜トランジスタ基板およびその製造方法と液晶表示装置 |
-
1992
- 1992-12-16 JP JP4334786A patent/JPH06186587A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016111034A (ja) * | 2014-12-02 | 2016-06-20 | 三菱電機株式会社 | 薄膜トランジスタ基板およびその製造方法と液晶表示装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100238510B1 (ko) | 박막트랜지스터와 그 제조방법 및 이를 이용한 액정표시장치 | |
| US5874745A (en) | Thin film transistor with carbonaceous gate dielectric | |
| US5726461A (en) | Active matrix substrate and switching element | |
| US20020093021A1 (en) | Thin-film transistor display devices | |
| KR970004885B1 (ko) | 평판표시장치 및 그 제조방법 | |
| US6707513B2 (en) | Active matrix substrate and manufacturing method thereof | |
| JP2002341367A (ja) | 液晶表示装置及びその製造方法 | |
| JP2002202527A (ja) | アクティブマトリクス型液晶表示装置 | |
| KR20150053078A (ko) | 어레이기판 및 이의 제조방법 | |
| EP0683525B1 (en) | Thin-film transistor array for display | |
| JP2001077366A (ja) | 薄膜トランジスタ、液晶表示装置、及び薄膜トランジスタの製造方法 | |
| JPH0862628A (ja) | 液晶表示素子およびその製造方法 | |
| JPH08254680A (ja) | 半導体装置およびその製造方法 | |
| JPH0348671B2 (ja) | ||
| JPH06138487A (ja) | 半導体装置と液晶表示装置 | |
| KR920006076B1 (ko) | 박막 트랜지스터 배열 및 이것을 사용한 액정 표시장치 | |
| JPH06186587A (ja) | Ｔｆｔマトリクス及びその製造方法 | |
| JPH0640585B2 (ja) | 薄膜トランジスタ | |
| JP3192813B2 (ja) | 液晶表示装置 | |
| JPH0618930A (ja) | アクティブマトリックス形液晶表示装置の製造方法 | |
| JPH0961835A (ja) | 液晶表示基板およびその製造方法 | |
| JPH08297299A (ja) | 薄膜トランジスタとこれを用いた液晶表示装置 | |
| KR100202232B1 (ko) | 액정표시장치의 제조방법 및 액정표시장치의 구조 | |
| JPH08321621A (ja) | 薄膜トランジスタ | |
| JP2910646B2 (ja) | 薄膜トランジスタアレイとその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010116 |