JPH06186300A - Ｌｓｉ試験システム - Google Patents
Ｌｓｉ試験システムInfo
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- JPH06186300A JPH06186300A JP4336877A JP33687792A JPH06186300A JP H06186300 A JPH06186300 A JP H06186300A JP 4336877 A JP4336877 A JP 4336877A JP 33687792 A JP33687792 A JP 33687792A JP H06186300 A JPH06186300 A JP H06186300A
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- lsi
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- signal lines
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Abstract
(57)【要約】
【目的】 テストパタンに対して制限を設けず、かつＬ
ＳＩ自体の動作を正常に保持しつつ、ＬＳＩの出力同時
動作数を制限数内に抑えて試験を行う。 【構成】 ＬＳＩ１０の出力信号ラインを、ライン数を
出力同時動作数で割った商以下の数のグループである出
力信号ライン１８０〜２１０の４つに分け、これら各グ
ループに対応させてトライステートバッファ１〜４を設
けておく。出力指示制御回路６０内のシフトレジスタ６
５のシフト動作によってバッファ１〜４を順にイネーブ
ル状態にせしめ、出力１４０〜１７０を導出する。これ
ら出力を、出力パタン比較回路７０において所定の期待
値と比較判定する。
ＳＩ自体の動作を正常に保持しつつ、ＬＳＩの出力同時
動作数を制限数内に抑えて試験を行う。 【構成】 ＬＳＩ１０の出力信号ラインを、ライン数を
出力同時動作数で割った商以下の数のグループである出
力信号ライン１８０〜２１０の４つに分け、これら各グ
ループに対応させてトライステートバッファ１〜４を設
けておく。出力指示制御回路６０内のシフトレジスタ６
５のシフト動作によってバッファ１〜４を順にイネーブ
ル状態にせしめ、出力１４０〜１７０を導出する。これ
ら出力を、出力パタン比較回路７０において所定の期待
値と比較判定する。
Description
【０００１】
【産業上の利用分野】本発明はＬＳＩ試験システムに関
し、特にＬＳＩパッケージ固有に決定された出力同時動
作数（所定時間内に同時に遷移しても正常動作を維持可
能な限界数）を有するＬＳＩについての試験システムに
関する。
し、特にＬＳＩパッケージ固有に決定された出力同時動
作数（所定時間内に同時に遷移しても正常動作を維持可
能な限界数）を有するＬＳＩについての試験システムに
関する。
【０００２】
【従来の技術】近年、ＬＳＩは、プロセッサのデータバ
スのビット幅拡大（８ビット→１６ビット→３２ビット
→６４ビット）に伴って出力ピン数が増大している。
スのビット幅拡大（８ビット→１６ビット→３２ビット
→６４ビット）に伴って出力ピン数が増大している。
【０００３】一般に、ＬＳＩが同時に出力できるピン数
は、各ＬＳＩパッケージに対して出力同時動作制限数と
いう形で決められており、これに違反するとＬＳＩ内部
のスレッショルド電圧降下等を引起こし誤動作の原因と
なってしまう。
は、各ＬＳＩパッケージに対して出力同時動作制限数と
いう形で決められており、これに違反するとＬＳＩ内部
のスレッショルド電圧降下等を引起こし誤動作の原因と
なってしまう。
【０００４】この対策として、ＬＳＩが搭載される装置
内において各ＬＳＩ個別に電源やグランドを強化する手
段が一般的に知られている。すなわち、ゲートアレイ等
のセミカスタムＬＳＩでは、本来の信号ピンを電源ピン
やグランドピンとすれば、電源やグランドが強化でき、
同時動作の対策を行うことができるのである。
内において各ＬＳＩ個別に電源やグランドを強化する手
段が一般的に知られている。すなわち、ゲートアレイ等
のセミカスタムＬＳＩでは、本来の信号ピンを電源ピン
やグランドピンとすれば、電源やグランドが強化でき、
同時動作の対策を行うことができるのである。
【０００５】しかし、ＬＳＩが搭載される装置ではな
く、ゲートアレイ等の検査に用いられるＬＳＩテスタに
おいては、多種のＬＳＩを試験する必要上、上述したＬ
ＳＩ個別の電源やグランドの強化に対する個別対応が非
常に難しい。そのため、上述の電源やグランドを強化す
る対策は、ＬＳＩテスタ上における同時動作数制限を緩
和する手段とはならない。
く、ゲートアレイ等の検査に用いられるＬＳＩテスタに
おいては、多種のＬＳＩを試験する必要上、上述したＬ
ＳＩ個別の電源やグランドの強化に対する個別対応が非
常に難しい。そのため、上述の電源やグランドを強化す
る対策は、ＬＳＩテスタ上における同時動作数制限を緩
和する手段とはならない。
【０００６】そこで、このＬＳＩテスタによる検査のた
め、同時動作数を小さく抑えたテストパタンを作成する
必要が生ずる。
め、同時動作数を小さく抑えたテストパタンを作成する
必要が生ずる。
【０００７】例えば、６４ビットのデータバスを持つＬ
ＳＩにおいて、出力同時動作数が３２本であった場合、
オール“１”というデータの出力を行わせるためのテス
トパタンでは６４本の出力ピンが同時に“１”を出力し
てしまう。これでは、同時動作制限に違反してしまい誤
動作を起こす可能性がある。
ＳＩにおいて、出力同時動作数が３２本であった場合、
オール“１”というデータの出力を行わせるためのテス
トパタンでは６４本の出力ピンが同時に“１”を出力し
てしまう。これでは、同時動作制限に違反してしまい誤
動作を起こす可能性がある。
【０００８】そこで、かかる場合は、オール“１”では
なく、“１０１０……”というデータに変更し、同時動
作数を３２とすれば、同時動作数制限内におさめること
ができる。
なく、“１０１０……”というデータに変更し、同時動
作数を３２とすれば、同時動作数制限内におさめること
ができる。
【０００９】また、もう一つの手法として出力ピンを同
時動作数内でグループ化し（上記例では、３２本単
位）、そのグループ毎に所定遅延時間を有するゲートを
設け、そのゲートによる遅延差によって同時動作数制限
違反を抑える手法もある。
時動作数内でグループ化し（上記例では、３２本単
位）、そのグループ毎に所定遅延時間を有するゲートを
設け、そのゲートによる遅延差によって同時動作数制限
違反を抑える手法もある。
【００１０】
【発明が解決しようとする課題】上述の如く、ＬＳＩが
搭載される装置上では電源やグランドを強化して同時動
作対策を行っているにもかかわらず、従来の試験システ
ムにおいては、テストパタンに対して制限を設けるか、
ＬＳＩ内に対策回路を盛込まなければならなかった。
搭載される装置上では電源やグランドを強化して同時動
作対策を行っているにもかかわらず、従来の試験システ
ムにおいては、テストパタンに対して制限を設けるか、
ＬＳＩ内に対策回路を盛込まなければならなかった。
【００１１】しかしながら、上述した同時動作対策のう
ち、テストパタンに対して制限を設ける手法では、試験
に長時間かかったり、有効な試験が行えず信頼できる試
験結果も得られない等の欠点があった。
ち、テストパタンに対して制限を設ける手法では、試験
に長時間かかったり、有効な試験が行えず信頼できる試
験結果も得られない等の欠点があった。
【００１２】また、ゲートによる遅延差によって同時動
作数制限違反を抑える手法では、その遅延差をＬＳＩ内
部のゲートの最小遅延時間で補償しようとすると、ゲー
トが最大遅延時間で動作した場合には、ＬＳＩ自体の動
作が満足できない場合も発生するため、動作周波数の高
いＬＳＩではうまくいかないという欠点があった。
作数制限違反を抑える手法では、その遅延差をＬＳＩ内
部のゲートの最小遅延時間で補償しようとすると、ゲー
トが最大遅延時間で動作した場合には、ＬＳＩ自体の動
作が満足できない場合も発生するため、動作周波数の高
いＬＳＩではうまくいかないという欠点があった。
【００１３】本発明は上述した従来の欠点を解決するた
めになされたものであり、その目的はテストパタンに対
して制限を設けず、かつＬＳＩ自体の動作を正常に保持
しつつ、ＬＳＩの出力同時動作数を制限数内に抑えて試
験をすることのできるＬＳＩ試験システムを提供するこ
とである。
めになされたものであり、その目的はテストパタンに対
して制限を設けず、かつＬＳＩ自体の動作を正常に保持
しつつ、ＬＳＩの出力同時動作数を制限数内に抑えて試
験をすることのできるＬＳＩ試験システムを提供するこ
とである。
【００１４】
【課題を解決するための手段】本発明によるＬＳＩ試験
システムは上述した従来の欠点を解決するため、Ｎ本
（Ｎは２以上の整数）の出力信号ラインと、前記出力信
号ラインに対応して設けられ、該出力信号を外部に導出
するためのＮ個の出力ピンを有する論理回路とを有する
ＬＳＩと、前記Ｎ個の出力ピンの出力信号を所定の期待
値と比較判定する手段を有するテスタと、を含むＬＳＩ
試験システムであって、所定時間内に同時に遷移しても
正常動作を維持可能な限界数である出力同時動作数で前
記Ｎを割った商以下の数Ｍ（Ｍは整数）に、前記出力信
号ラインをグループ化し、該グループ毎に前記出力信号
ラインを段階的に出力イネーブル状態にせしめるイネー
ブル手段を含むことを特徴とする。
システムは上述した従来の欠点を解決するため、Ｎ本
（Ｎは２以上の整数）の出力信号ラインと、前記出力信
号ラインに対応して設けられ、該出力信号を外部に導出
するためのＮ個の出力ピンを有する論理回路とを有する
ＬＳＩと、前記Ｎ個の出力ピンの出力信号を所定の期待
値と比較判定する手段を有するテスタと、を含むＬＳＩ
試験システムであって、所定時間内に同時に遷移しても
正常動作を維持可能な限界数である出力同時動作数で前
記Ｎを割った商以下の数Ｍ（Ｍは整数）に、前記出力信
号ラインをグループ化し、該グループ毎に前記出力信号
ラインを段階的に出力イネーブル状態にせしめるイネー
ブル手段を含むことを特徴とする。
【００１５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例によるＬＳＩ試験システム
の構成を示すブロック図である。図において、本発明の
一実施例によるＬＳＩ試験システムは、ＬＳＩ１０と、
このＬＳＩ１０が実装されるＬＳＩテスタ２０とによっ
て構成されるものである。
る。図１は本発明の一実施例によるＬＳＩ試験システム
の構成を示すブロック図である。図において、本発明の
一実施例によるＬＳＩ試験システムは、ＬＳＩ１０と、
このＬＳＩ１０が実装されるＬＳＩテスタ２０とによっ
て構成されるものである。
【００１６】ＬＳＩ１０は、ＬＳＩ本来の機能をなす論
理回路８０の他に、論理回路８０の出力抑止を行うトラ
イステートバッファ１〜４を含んで構成されている。な
お、出力抑止とは、ＬＳＩ１０の出力ピンをハイ・イン
ピーダンス状態にすることをいう。
理回路８０の他に、論理回路８０の出力抑止を行うトラ
イステートバッファ１〜４を含んで構成されている。な
お、出力抑止とは、ＬＳＩ１０の出力ピンをハイ・イン
ピーダンス状態にすることをいう。
【００１７】本実施例におけるＬＳＩ１０は、合計６４
ビットの出力信号ライン１８０〜２１０を有し、これに
対応して６４ビットの出力ピンを有しており、出力同時
動作数は“１６”であるものとする。また、２０［ｎ
ｓ］（ナノ秒）以内に変化したピンを同時動作したピン
とする。
ビットの出力信号ライン１８０〜２１０を有し、これに
対応して６４ビットの出力ピンを有しており、出力同時
動作数は“１６”であるものとする。また、２０［ｎ
ｓ］（ナノ秒）以内に変化したピンを同時動作したピン
とする。
【００１８】一方、ＬＳＩテスタ２０は、ＬＳＩ１０に
入力すべきテストパタンを保持する入力パタンメモリ３
０と、ＬＳＩ１０から出力される波形パタンの期待値を
保持する期待値パタンメモリ４０と、このメモリ４０か
ら出力される期待値パタンとＬＳＩ１０から出力される
波形パタンとを比較判定する出力パタン比較回路７０と
を含んで構成されている。
入力すべきテストパタンを保持する入力パタンメモリ３
０と、ＬＳＩ１０から出力される波形パタンの期待値を
保持する期待値パタンメモリ４０と、このメモリ４０か
ら出力される期待値パタンとＬＳＩ１０から出力される
波形パタンとを比較判定する出力パタン比較回路７０と
を含んで構成されている。
【００１９】また、ＬＳＩテスタ２０は、出力パタン比
較回路７０に出力パタン比較指示を行う出力指示制御回
路６０と、入力パタンメモリ３０及び期待値パタンメモ
リ４０にパタン番号を指示すると共に、出力指示制御回
路６０にパタン切替え指示９５及び内部クロック９２を
与えるテスト制御回路５０とを含んで構成されている。
較回路７０に出力パタン比較指示を行う出力指示制御回
路６０と、入力パタンメモリ３０及び期待値パタンメモ
リ４０にパタン番号を指示すると共に、出力指示制御回
路６０にパタン切替え指示９５及び内部クロック９２を
与えるテスト制御回路５０とを含んで構成されている。
【００２０】ここで、出力指示制御回路６０は、パタン
切替え指示９５を入力とし、内部クロック９２でシフト
動作するシフトレジスタ６５と、このシフトレジスタ６
５の各段の出力を入力とするアンドゲート６６とを含ん
で構成されており、シフトレジスタ６５の各段の出力が
出力指示１００〜１３０としてＬＳＩ１０に送出され
る。なお、シフトレジスタ６５はアンドゲート６６の出
力が“１”になると、以後は“０”をシフトするように
動作するものとする。
切替え指示９５を入力とし、内部クロック９２でシフト
動作するシフトレジスタ６５と、このシフトレジスタ６
５の各段の出力を入力とするアンドゲート６６とを含ん
で構成されており、シフトレジスタ６５の各段の出力が
出力指示１００〜１３０としてＬＳＩ１０に送出され
る。なお、シフトレジスタ６５はアンドゲート６６の出
力が“１”になると、以後は“０”をシフトするように
動作するものとする。
【００２１】かかる構成において、ＬＳＩ試験は、ＬＳ
Ｉ１０をＬＳＩテスタ２０に実装することによって実行
される。ＬＳＩテスタ２０は、同時動作時間の２０［ｎ
ｓ］を十分に越え、かつＬＳＩの内部遅延時間を十分許
容する内部クロック９２で動作している。
Ｉ１０をＬＳＩテスタ２０に実装することによって実行
される。ＬＳＩテスタ２０は、同時動作時間の２０［ｎ
ｓ］を十分に越え、かつＬＳＩの内部遅延時間を十分許
容する内部クロック９２で動作している。
【００２２】ＬＳＩ１０の出力信号ラインは、１６本単
位に、グループＡ出力信号ライン１８０、グループＢ出
力信号ライン１９０、グループＣ出力出力信号ライン２
００、グループＤ出力信号ライン２１０の４つのグルー
プに分割されており、それぞれ出力指示１００、１１
０、１２０、１３０により出力抑止が行われる。
位に、グループＡ出力信号ライン１８０、グループＢ出
力信号ライン１９０、グループＣ出力出力信号ライン２
００、グループＤ出力信号ライン２１０の４つのグルー
プに分割されており、それぞれ出力指示１００、１１
０、１２０、１３０により出力抑止が行われる。
【００２３】試験が開始されると、テスト制御回路５０
からパタン番号９０が入力パタンメモリ３０に送られる
と、ＬＳＩの入力ピン３５に対して、パタン番号ｎの入
力パタンが与えられる。すると、ＬＳＩ内部の論理回路
８０は入力ピン３５に与えられる信号に応じて、グルー
プＡ〜Ｄの出力信号ラインの値１８０〜２１０を順次変
化させる。
からパタン番号９０が入力パタンメモリ３０に送られる
と、ＬＳＩの入力ピン３５に対して、パタン番号ｎの入
力パタンが与えられる。すると、ＬＳＩ内部の論理回路
８０は入力ピン３５に与えられる信号に応じて、グルー
プＡ〜Ｄの出力信号ラインの値１８０〜２１０を順次変
化させる。
【００２４】ＬＳＩテスタ内のテスト制御回路５０がパ
タン切替え指示９５を“１”にして出力指示制御回路６
０に伝達すると、このパタン切替え指示９５を入力とす
るシフトレジスタ６５は内部クロック９２によって
“１”のシフト動作を行う。このシフト動作に伴い、出
力指示１００〜１３０は、グループＡについての出力指
示１００からグループＢ、Ｃ、Ｄについての出力指示１
１０、１２０、１３０と各々２０［ｎｓ］以上の時間差
で各グループ毎に順にオン状態になって行く。これによ
り、ＬＳＩ１０内のトライステートバッファ１〜４が順
にイネーブル状態になって行き、出力ピンからは各々１
６本ずつの出力１４０、１５０、１６０、１７０が順に
送出されて行く。
タン切替え指示９５を“１”にして出力指示制御回路６
０に伝達すると、このパタン切替え指示９５を入力とす
るシフトレジスタ６５は内部クロック９２によって
“１”のシフト動作を行う。このシフト動作に伴い、出
力指示１００〜１３０は、グループＡについての出力指
示１００からグループＢ、Ｃ、Ｄについての出力指示１
１０、１２０、１３０と各々２０［ｎｓ］以上の時間差
で各グループ毎に順にオン状態になって行く。これによ
り、ＬＳＩ１０内のトライステートバッファ１〜４が順
にイネーブル状態になって行き、出力ピンからは各々１
６本ずつの出力１４０、１５０、１６０、１７０が順に
送出されて行く。
【００２５】出力指示制御回路６０内では、グループＤ
についての出力指示１３０を送出すると、シフトレジス
タ６５の出力がオール“１”になり、アンドゲート６６
の出力が“１”になる。このアンドゲート６６の出力は
パタン比較指示９７として出力パタン比較回路７０に送
られる。これにより、期待値パタンメモリ４０からの期
待値パタンと各グループＡ〜Ｄの出力ピンの値とが比較
回路７０において比較される。
についての出力指示１３０を送出すると、シフトレジス
タ６５の出力がオール“１”になり、アンドゲート６６
の出力が“１”になる。このアンドゲート６６の出力は
パタン比較指示９７として出力パタン比較回路７０に送
られる。これにより、期待値パタンメモリ４０からの期
待値パタンと各グループＡ〜Ｄの出力ピンの値とが比較
回路７０において比較される。
【００２６】また、アンドゲート６６の出力が“１”に
なると、シフトレジスタ６５は内部クロック９２によっ
て“０”のシフト動作を行う。そのため、グループＡに
ついての出力指示１００からグループＢ、Ｃ、Ｄについ
ての出力指示１１０、１２０、１３０と各々２０［ｎ
ｓ］以上の時間差で各グループ毎に順にオフ状態になっ
て行く。
なると、シフトレジスタ６５は内部クロック９２によっ
て“０”のシフト動作を行う。そのため、グループＡに
ついての出力指示１００からグループＢ、Ｃ、Ｄについ
ての出力指示１１０、１２０、１３０と各々２０［ｎ
ｓ］以上の時間差で各グループ毎に順にオフ状態になっ
て行く。
【００２７】テスト制御回路５０は、パタン比較指示信
号９７が出力され、かつグループＤについての出力指示
１３０がオフ状態になった後、パタン番号を＋１して次
のパタンについての試験を行う。
号９７が出力され、かつグループＤについての出力指示
１３０がオフ状態になった後、パタン番号を＋１して次
のパタンについての試験を行う。
【００２８】以上の手順を繰返すことにより、ＬＳＩ試
験を実行していくのである。
験を実行していくのである。
【００２９】ここで、出力信号ラインのグループ化につ
いて説明する。
いて説明する。
【００３０】出力同時動作数に違反しないためには、出
力信号ラインの各グループに出力同時動作数以下のライ
ン数が含まれるようにすれば良い。すなわち、出力信号
ラインの数をＮ（本例では６４）とすると、このＮを出
力同時動作数（本例では１６）で割った商以下の数Ｍ
（本例では４）に出力信号ラインをグループ化すれば良
い。そして、そのグループ毎に出力信号ラインを段階的
に出力イネーブル状態にせしめれば良いのである。
力信号ラインの各グループに出力同時動作数以下のライ
ン数が含まれるようにすれば良い。すなわち、出力信号
ラインの数をＮ（本例では６４）とすると、このＮを出
力同時動作数（本例では１６）で割った商以下の数Ｍ
（本例では４）に出力信号ラインをグループ化すれば良
い。そして、そのグループ毎に出力信号ラインを段階的
に出力イネーブル状態にせしめれば良いのである。
【００３１】次に、以上の手順について図２のタイムチ
ャートを参照して説明する。このタイムチャートの時間
軸はテスタの内部クロック（２０［ｎｓ］以上でＬＳＩ
の内部遅延に対して十分大きな値）９２となっている。
ャートを参照して説明する。このタイムチャートの時間
軸はテスタの内部クロック（２０［ｎｓ］以上でＬＳＩ
の内部遅延に対して十分大きな値）９２となっている。
【００３２】図において、パタン切替え指示９５によ
り、指示しているパタン番号９０が切替わると、入力ピ
ン３５の値が変化する。このとき、グループＡ〜Ｄの出
力指示１００、１１０、１２０、１３０は初期状態（オ
フ状態）であり、グループＡ〜Ｄの出力ピンもオフであ
る。
り、指示しているパタン番号９０が切替わると、入力ピ
ン３５の値が変化する。このとき、グループＡ〜Ｄの出
力指示１００、１１０、１２０、１３０は初期状態（オ
フ状態）であり、グループＡ〜Ｄの出力ピンもオフであ
る。
【００３３】パタン切替え指示９５をシフトレジスタ６
５が取込み、グループＡについての出力指示１００がオ
ン状態になると（⊥）、これに対応するトライステート
バッファがイネーブル状態になり、出力ピンに出力１４
０が送出される。
５が取込み、グループＡについての出力指示１００がオ
ン状態になると（⊥）、これに対応するトライステート
バッファがイネーブル状態になり、出力ピンに出力１４
０が送出される。
【００３４】次に、グループＢについての出力指示１１
０がオン状態になると（⌒）、これに対応するトライス
テートバッファがイネーブル状態になり、出力ピンに出
力１５０が送出される。
０がオン状態になると（⌒）、これに対応するトライス
テートバッファがイネーブル状態になり、出力ピンに出
力１５０が送出される。
【００３５】さらに、グループＣについての出力指示１
２０がオン状態になると（∂）、これに対応するトライ
ステートバッファがイネーブル状態になり、出力ピンに
出力１６０が送出される。
２０がオン状態になると（∂）、これに対応するトライ
ステートバッファがイネーブル状態になり、出力ピンに
出力１６０が送出される。
【００３６】最後に、グループＤについての出力指示１
３０がオン状態になると（∇）、これに対応するトライ
ステートバッファがイネーブル状態になり、出力ピンに
出力１７０が送出される。
３０がオン状態になると（∇）、これに対応するトライ
ステートバッファがイネーブル状態になり、出力ピンに
出力１７０が送出される。
【００３７】グループＤについての出力指示１３０がオ
ン状態になると同時に、出力パタン比較指示９７が出力
され、各出力ピンの出力１４０〜１７０と期待値との比
較が行われる。この比較の後、シフトレジスタ６５の各
段が順次リセットされ（≡→≒→≪→≫）、出力指示１
００〜１３０が順にオフ状態となる。これにより、対応
するトライステートバッファが順にハイインピーダンス
状態になって行き、グループＡ→Ｂ→Ｃ→Ｄの順に出力
信号ラインがオフ状態になって行く。
ン状態になると同時に、出力パタン比較指示９７が出力
され、各出力ピンの出力１４０〜１７０と期待値との比
較が行われる。この比較の後、シフトレジスタ６５の各
段が順次リセットされ（≡→≒→≪→≫）、出力指示１
００〜１３０が順にオフ状態となる。これにより、対応
するトライステートバッファが順にハイインピーダンス
状態になって行き、グループＡ→Ｂ→Ｃ→Ｄの順に出力
信号ラインがオフ状態になって行く。
【００３８】グループＤの出力ピンがオフ状態になる
と、パタン切替え指示９５が出力される。これにより、
次のテストパタンが入力され、入力ピン３５の値が変化
して以後は上記と同様の処理が行われる。
と、パタン切替え指示９５が出力される。これにより、
次のテストパタンが入力され、入力ピン３５の値が変化
して以後は上記と同様の処理が行われる。
【００３９】
【発明の効果】以上説明したように本発明は、出力同時
動作数で出力ピン数を割った商以下の数に、ＬＳＩ内の
出力信号ラインをグループ化し、そのグループ毎に出力
信号ラインを段階的に出力イネーブル状態にせしめて出
力を導出することにより、テストパタンに対して制限を
設けず、かつＬＳＩ自体の動作を正常に保持しつつ、Ｌ
ＳＩの出力同時動作数を制限数内に抑えて試験を行うこ
とができるという効果がある。
動作数で出力ピン数を割った商以下の数に、ＬＳＩ内の
出力信号ラインをグループ化し、そのグループ毎に出力
信号ラインを段階的に出力イネーブル状態にせしめて出
力を導出することにより、テストパタンに対して制限を
設けず、かつＬＳＩ自体の動作を正常に保持しつつ、Ｌ
ＳＩの出力同時動作数を制限数内に抑えて試験を行うこ
とができるという効果がある。
【図１】本発明の一実施例によるＬＳＩ試験システムの
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１のＬＳＩ試験システムの動作を示すタイム
チャートである。
チャートである。
１〜４ トライステートバッファ １０ ＬＳＩ ２０ ＬＳＩテスタ ３０ 入力パタンメモリ ４０ 期待値パタンメモリ ５０ テスト制御回路 ６０ 出力指示制御回路 ６５ シフトレジスタ ６６ アンドゲート ７０ 出力パタン比較回路 ８０ 論理回路
Claims (3)
- 【請求項１】 Ｎ本（Ｎは２以上の整数）の出力信号ラ
インと、前記出力信号ラインに対応して設けられ、該出
力信号を外部に導出するためのＮ個の出力ピンを有する
論理回路とを有するＬＳＩと、 前記Ｎ個の出力ピンの出力信号を所定の期待値と比較判
定する手段を有するテスタと、を含むＬＳＩ試験システ
ムであって、 所定時間内に同時に遷移しても正常動作を維持可能な限
界数である出力同時動作数で前記Ｎを割った商以下の数
Ｍ（Ｍは整数）に、前記出力信号ラインをグループ化
し、該グループ毎に前記出力信号ラインを段階的に出力
イネーブル状態にせしめるイネーブル手段を含むことを
特徴とするＬＳＩ試験システム。 - 【請求項２】 前記イネーブル手段は、前記ＬＳＩに設
けられ前記Ｎ本の出力信号ラインの夫々に対応して設け
られ対応出力信号ラインを出力指令に応答して出力イネ
ーブル状態にせしめる出力回路と、前記テスタに設けら
れ前記出力指令を前記所定時間以上の時間間隔で送出す
る制御回路とからなることを特徴とする請求項１記載の
ＬＳＩ試験システム。 - 【請求項３】 前記制御回路は、前記所定時間以上の繰
返し周波数を有するクロックを発生する手段と、前記数
Ｍの段数を有し、前記クロックによってシフト動作する
シフトレジスタとを含み、このシフトレジスタの各段の
出力を前記出力指令としたことを特徴とする請求項２記
載のＬＳＩ試験システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4336877A JPH06186300A (ja) | 1992-12-17 | 1992-12-17 | Ｌｓｉ試験システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4336877A JPH06186300A (ja) | 1992-12-17 | 1992-12-17 | Ｌｓｉ試験システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06186300A true JPH06186300A (ja) | 1994-07-08 |
Family
ID=18303481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4336877A Pending JPH06186300A (ja) | 1992-12-17 | 1992-12-17 | Ｌｓｉ試験システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06186300A (ja) |
-
1992
- 1992-12-17 JP JP4336877A patent/JPH06186300A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001010 |