JPH06181290A

JPH06181290A - 半導体装置およびその製造方法

Info

Publication number: JPH06181290A
Application number: JP35366692A
Authority: JP
Inventors: Nobuyuki Ito; 藤信之伊; Yoshiro Tsuboi; 井芳朗坪; Chihiro Yoshino; 野千博吉; Satoshi Matsuda; 田聡松
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-12-14
Filing date: 1992-12-14
Publication date: 1994-06-28

Abstract

(57)【要約】【目的】寄生抵抗および寄生容量の小さいコイルを有
する半導体装置の提供。【構成】半導体基板１上のコイル形成領域４に深い溝
が形成され、この溝内に絶縁膜５で覆われた導電性の材
質からなるコイル６が埋め込まれていることを特徴とす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置およびその製
造方法に関するものである。

【０００２】

【従来の技術および発明が解決しようとする課題】近
年、移動電話、移動通信を中心とする個人レベルでの無
線通信を用いた情報伝達が非常に盛んになってきてい
る。この、個人レベルでの無線通信システムにおいて
は、十分なチャンネル数を確保するために高い周波数領
域を用いること、そのために多くの中継局を必要とする
こと、個人使用のため端末機器の小型化を進めポータビ
リティを確保しなければならないことなどが重要なポイ
ントとなる。とりわけ、端末機器に使用される半導体装
置については、使用周波数が高いこと、ポータビリティ
向上のための低消費電力化、各部品の統合化による部品
点数の削減、コストダウンが大きな課題である。

【０００３】従来、高周波用のアンプ等に用いられる半
導体装置は、シリコンデバイス、化合物半導体デバイス
の違いにかかわりなく、個別半導体を中心に考えられて
きた。このように、高い周波数の小信号を処理するに
は、能動素子だけではなく、受動素子である抵抗、コン
デンサ、コイル等の精度と合わせ込みは特に重要であ
り、また、このような回路では素子数も少ないため敢て
ひとつの集積回路中にいれる必要はなかった。そのた
め、一部のパワーモジュールを中心とする、高出力の集
積回路ではハイブリッド集積回路として抵抗、コンデン
サ、コイル等をチップの外付けにし、一つのパッケージ
に収めた製品はある。一方、モノシリックの高周波アナ
ログ用の集積回路として抵抗、コンデンサを含む製品は
存在するが、コイルまで含む製品は少なかった。その原
因の一つは、コイルが集積回路の平面的なチップの上で
は、形成することが非常に困難であるからである。

【０００４】しかしながら、近年、上記のような無線通
信用の半導体装置に対する要求から、コイルまでを含む
半導体装置が考案されてきている。コイルを有する半導
体装置の平面構造を図２２（ａ）に、断面構造を図２２
（ｂ）および２２（ｃ）に示す。この構造は、本来半導
体集積回路の第１層金属配線に用いていた層をコイル２
３として用いている。こうすることによって、モノシリ
ック半導体集積回路上にも容易にコイルを形成すること
ができる。ところが、このようにして形成されたコイル
２３では高いせん鋭度Ｑが得られないという問題点があ
る。一般にコイルのせん鋭度Ｑは次のような式で表現さ
れる。

【０００５】上記問題点の原因として次のようなことが考えられる。
一つ目の原因は、第１層金属配線層をコイルとして用い
ているため、コイル２３と基板２１間にはフィールド酸
化膜２２があるだけである。そのためコイル２３に寄生
容量が生じてしまう。そのため、寄生容量に蓄えられる
電荷の量だけ、系に蓄えられるエネルギーは減少するこ
とになる。二つ目の原因は、第１層金属配線層をコイル
として用いているため、コイル２３の持つ直流抵抗が大
きくなってしまう。そのため、系にかかる電圧降下、も
しくは電流損失のため、系に蓄えられるエネルギーは減
少することになる。コイルの持つ直流抵抗を小さくする
ためには、金属配線層の断面積を大きくすることが考え
られるが、金属層のパターン幅を大きくすると、前記コ
イル２３と基板２１間の寄生容量が増大してしまう。ま
た、もう一つの配線層の断面積を大きくする方法であ
る、配線層の厚さを厚くすることも考えられるが、現在
集積回路の配線層に使用されている厚さは１．０μｍ程
度であり、これ以上厚くするとその後の平坦化プロセス
に問題が生じること、また、現在一般に使用されている
ポジ型レジストではＲＩＥによるエッチングの選択比が
大きく取れないため、厚くすることは不可能である。三
つ目に図２２（ａ）および図２２（ｃ）に見られるよう
に、このような構造では真ん中の端子からの配線２５を
第２層配線層を用いて形成せねばならず、必ず２層以上
の配線層が必要であることと、この第２層配線層２５と
コイル２３間の寄生容量も生じてしまう。

【０００６】次に従来の半導体装置の製造方法について
説明する。

【０００７】半導体基板上に多数の素子を形成して集積
回路を構成するためには、互いの素子間を電気的に絶縁
する素子分離が必要である。この素子分離には熱酸化に
よって選択的に素子領域の周りを酸化して厚い絶縁膜を
形成する方法が用いられている。しかしこの方法では深
い絶縁領域を形成することが困難であり、また厚い酸化
膜が横方向に成長することによりバーズビークが形成さ
れ、素子分離領域の面積が増大するという問題がある。

【０００８】これらの問題を解決するためにトレンチ素
子分離法が用いられている。これは、基板表面に異方性
エッチングによって深い溝を形成し、その溝の全部また
は一部を絶縁体で埋め込んで素子間を電気的に分離する
方法である。この方法を用いることによって、素子分離
を非常に小さい面積で形成することが可能となる。

【０００９】この方法の一つとして、素子領域以外には
浅い溝が形成され、更に素子領域の周辺に細くて深い溝
が形成され、深い溝が絶縁体もしくは絶縁体と半導体で
埋め込まれ、浅い溝が絶縁体で埋め込まれている構造を
形成することが提案されている。この構造を実現した従
来半導体装置の製造方法を、図２３乃至図２５を参照し
て説明する。

【００１０】まず、図２３（ａ）に示すように、コレク
タ層１５０ａが形成されたシリコン基板１５０の表面に
酸化膜１５１を形成し、この酸化膜１５１上にフォトレ
ジストを堆積し、このフォトレジストをパターニングす
ることによって素子形成領域に対応する部分のみにフォ
トレジスト１５２が残るようにする。次に図２３（ｂ）
に示すように、フォトレジスト１５２をマスクに酸化膜
１５１を異方性エッチングし、その後フォトレジスト１
５２を除去した後、酸化膜１５２をマスクにシリコン基
板１５０を異方性エッチングして浅い溝を形成する。

【００１１】続いて図２３（ｃ）に示すように、酸化膜
を除去した後、酸化膜１５３を堆積し、その上に深い溝
を形成する領域に開口を有するフォトレジスト１５４を
形成する。次いで、フォトレジスト１５４をマスクに酸
化膜１５３を異方性エッチングし、フォトレジスト１５
４を除去した後、酸化膜１５３をマスクにシリコン基板
１５０を異方性エッチングして深い溝を形成する（図２
３（ｄ）参照）。

【００１２】続いて図２３（ｅ）に示すように酸化膜１
５３を除去する。その後図２３（ｆ）に示すように薄い
酸化膜１５５を形成し、更に多結晶シリコン１５６を厚
く堆積して深い溝を完全に埋め込む。次に、多結晶シリ
コン１５６を等方性エッチングによってエッチバック
し、この多結晶シリコンを深い溝の内部にのみ残す（図
２４（ａ）参照）。最後に、図２４（ｂ）に示すように
全面に厚い酸化膜１５７を堆積し、この酸化膜１５７既
知の方法でエッチバックすることによってトレンチ素子
分離が完成する。

【００１３】また、上述のようにして得られたトレンチ
素子分離構造を用いて、その素子領域に、外部ベース１
６１、真性ベース１６２、エミッタ１６３を形成し、更
に電極等を形成すると、図２５に示すようなバイポーラ
トランジスタを作ることができる。

【００１４】このような従来の製造方法においては、浅
い溝のマスクであるフォトレジスト１５２と、深い溝の
マスクであるフォトレジスト１５４のマスク合わせの問
題があるため、素子領域と深い溝の間に図２５に示すよ
うな一定の間隔１６４が必要であり、深い溝で囲まれた
素子面積が大きくなるという問題があった。また、バイ
ポーラトランジスタに適用した場合、コレクタ１５０ａ
と基板１５０との間の寄生容量１６６が増大し、更にベ
ース引き出しの多結晶シリコン１６５と、コレクタ１５
０ａの間に寄生容量１６７が発生するという問題もあっ
た。

【００１５】次に、従来の半導体装置の他の製造方法お
よびその問題点について説明する。

【００１６】バイポーラトランジスタの高速化及び高集
積化を図る技術として、素子分離に深いトレンチ分離を
用いたものが注目され、多用されてきている。従来の深
いトレンチ分離を用いたトランジスタの素子分離構造
は、例えば図２６に示すように、ＬＯＣＯＳ法による厚
い酸化膜によってエミッタ３１６、ベース領域３１４，
３１５とコレクタコンタクト領域を分離し、これらの領
域を取り囲んで厚い酸化膜３１９と基板３０１をエッチ
ングして深い溝を形成し、深い溝中に埋め込み材を埋め
込んだ構造を持つ。特に埋め込み材は、トレンチ周辺に
かかる応力低減のためポリシリコンを使用し、バッファ
絶縁膜を深いトレンチ内の側壁に形成した後にポリシリ
コンを埋め込みエッチバックして、トレンチ開口部のポ
リシリコンを酸化してキャッピングした構造が知られて
いる。

【００１７】このように素子分離構造では、まずＬＯＣ
ＯＳ法を用いてエミッタ３１６、ベース領域３１４，３
１５とコレクタコンタクト領域を分離しているため、素
子のエミッタ、ベースの能動領域周りにバーズビークと
呼ばれる酸化膜３１９の薄くなる領域が生じてしまう。
バイポーラトランジスタではこの領域にベース引きだし
配線３１７が存在し、薄くなった酸化膜３１９下のコレ
クタ領域３０１ａとの間の寄生容量が大きくなってしま
う。この部分の寄生容量は素子の高速化に大きく影響す
るため、ＬＯＣＯＳ法を用いた場合、素子の高速化に大
きな障害を生じる。

【００１８】また、従来法においては埋め込んだポリシ
リコンの表面を酸化しキャッピングする工程において、
深いトレンチの開口部周辺及び埋め込んだポリシリコン
の上部に縦方向の楔型バーズビークが入り大きな応力を
発生させる。この応力による素子分離特性の劣化も無視
できない。

【００１９】また、深いトレンチ形成後に素子の能動領
域をパターニングする工程を行うプロセスにおいては、
深いトレンチ形成工程で作成されたマスク合わせマーカ
ーにエミッタ、ベース領域とコレクタコンタクト領域を
分離する領域を作成するためのマスクを合わせようとす
ると、深いトレンチの大きな段差が原因で自動マスク合
わせ用の信号検出が正確にできなくなり、パターンに大
きなズレが生じてしまうことがある。

【００２０】次に従来の半導体装置の更に他の製造方法
およびその問題点について説明する。

【００２１】一般に、図３０に示すようにバイポーラト
ランジスタの素子分離として、エミッタ、ベースと、コ
レクタコンタクト領域を分離するため、ＬＯＣＯＳ法を
用いてこれらの領域を取り囲んで厚い酸化膜を形成した
構造が知られている。また、近年ＬＯＣＯＳ法の欠点を
改善するため、基板をエッチングして溝を作り、これを
埋め込んで素子分離とする、埋め込み素子分離構造が研
究されている。

【００２２】従来法を用いた素子分離構造では、まずＬ
ＯＣＯＳ法を用いてエミッタ、ベース領域とコレクタコ
ンタクト領域を分離しているため、素子のエミッタ、ベ
ースの能動領域周りにバーズビークと呼ばれる酸化膜の
薄くなる領域が生じてしまう。またバイポーラトランジ
スタではこの領域にベース引きだし配線が存在し、薄く
なった酸化膜下のコレクタ領域との間の寄生容量が大き
くなってしまう。この部分の寄生容量は素子の高速化に
大きく影響するため、ＬＯＣＯＳ法を用いた場合、素子
の高速化に大きな障害を生じる。

【００２３】この問題を解決する方法として、シリコン
基板をある深さまでエッチングした溝を形成し、絶縁物
を埋め込み平坦化するという埋め込み素子分離法があ
る。この埋め込み素子分離を作成する場合、シリコン基
板上に形成されたエッチング溝を絶縁物で埋め込み、素
子を形成するシリコン表面を露出し、このシリコン基板
露出表面と埋め込み材絶縁物表面とほぼ同じ高さにする
のが理想的である。しかし、シリコン表面に直接絶縁物
を堆積すると、界面が不安定でリーク電流などを生じ、
素子特性に悪影響を与える。そのため、シリコン表面を
安定で均質の熱ＳｉＯ_２膜で覆ってから埋め込み材絶縁
物を堆積した方がよい。この絶縁物は、堆積された状態
の溝内の表面高さが、少なくとも素子を形成するシリコ
ン表面より高い必要がある。その後、ＢＰＳＧリフロー
や物理的に表面を研磨するポリッシングによって表面を
平坦化し、さらにシリコン表面が露出するまでエッチバ
ックする必要がある。この時、露出するシリコン表面を
素子として使用することを考えると、ＲＩＥ法やポリッ
シング等はシリコン結晶に与えるダメージが大きく途中
までのエッチバックにしか使用できない。したがって最
終的にシリコン表面を露出する工程にはダメージフリー
のウェット系エッチングが適していると考えられる。し
かし、前述の埋め込み材絶縁物と熱酸化膜ではウェット
系エッチングのエッチングレートが異なり、エッチバッ
クによって埋め込み材絶縁物表面と露出するシリコン表
面の高さをそろえて平坦化することは難しい。図２７
（ａ）、（ｂ）に示すように素子領域表面上の熱酸化膜
４０２が露出した後、熱酸化膜４０２の方がエッチング
レートが遅いためシリコン基板４０１の表面が露出する
までエッチングしたとき、埋め込み材絶縁物４０３の表
面が素子領域上よりも低くなり表面の凹凸ができてしま
う。

【００２４】また、図２８（ａ）、（ｂ）に示すように
ポリッシングのストッパー材としてＳｉＮ膜４１２など
を用い、ＳｉＮ膜４１２を露出するまでエッチバックす
る。そして図２８（ｃ）に示すようにＳｉＮ膜４１２を
エッチング除去した後、ウェット系エッチングによって
素子領域上の熱酸化膜４０２を除去すると、図２９に示
すように、ＳｉＮ膜４１２の除去後の埋め込み材絶縁物
４０３の側面からエッチングが進み素子領域周辺に溝４
１３ができてしまう（図２８（ｄ）参照）。

【００２５】本発明は上記事情を考慮してなされたもの
であって、その第１の目的は、コイルの寄生抵抗および
寄生容量を可及的に小さくできる半導体装置の提供にあ
る。

【００２６】第２の目的は、素子面積を小さくするとと
もに寄生容量の小さいトレンチ素子分離構造を有する半
導体装置の製造方法を提供することにある。

【００２７】又、第３の目的は、信頼性の高い高速バイ
ポーラトランジスタの埋め込み素子分離構造を有する半
導体装置の製造方法を提供することにある。

【００２８】

【課題を解決するための手段】第１の発明による半導体
装置は、半導体基板上のコイル形成領域に深い溝が形成
され、この溝内に絶縁膜で覆われた導電性の材質からな
るコイルが埋め込まれていることを特徴とする。

【００２９】第２の発明による半導体装置の製造方法
は、半導体基板上に耐エッチング性の材料からなるマス
クを形成し、異方性のエッチングを行うことによって半
導体基板の所定領域に浅い第１の溝およびこの第１の溝
を取り囲むような浅い第２の溝を形成する工程と、前記
半導体基板上の、前記第１の溝の近傍領域に開口部を有
するようにフォトレジスト層を形成する工程と、前記開
口部に酸化膜を選択的に堆積する工程と、前記フォトレ
ジスト層を除去し、異方性のエッチングを行うことによ
って前記第２の溝を深い溝にする工程と、前記マスクお
よび酸化膜のうち、前記半導体基板上の、前記第２の溝
に囲まれた領域以外の領域上にあるものを除去する工程
と、残った前記マスクおよび酸化膜をマスクにして異方
性のエッチングを行う工程と、前記マスクおよび酸化膜
を除去した後、前記第１および第２の溝を絶縁膜で埋め
込む工程と、前記絶縁膜をエッチバックし、前記半導体
基板の素子形成領域の表面が露出する状態に平坦化する
工程と、を備えていることを特徴とする。

【００３０】又、第２の発明は、半導体基板の表面に耐
エッチング性のマスクを形成し、エッチングを行って浅
い第１の溝を形成する工程と、前記浅い第１の溝が形成
された領域の一部にフォトレジストを形成する工程と、
前記フォトレジストで覆われていない半導体表面および
前記耐エッチング性マスク上に第１のシリコン酸化膜を
選択的に堆積する工程と、前記半導体基板の表面の一部
に第１のシリコン酸化膜を選択的に堆積して形成する工
程と、前記第１のシリコン酸化膜をマスクの一部として
エッチングを行い、前記浅い第１の溝が形成された領域
の一部に深い第２の溝を形成する工程と、前記第１のシ
リコン酸化膜と前記耐エッチング性のマスクのうち、前
記深い第２の溝の内側部分を除去する工程と、第２のシ
リコン酸化膜を用いて前記第１の溝と第２の溝を埋め込
む工程と、前記第２のシリコン酸化膜にエッチバックを
行い、前記半導体基板のうち素子形成領域の表面が露出
する状態に平坦化する工程と、を備えるように構成して
も良い。

【００３１】第３の発明による半導体装置の製造方法
は、半導体基板表面に第１の絶縁膜、第１の半導体膜、
第２の絶縁膜、および第２の半導体膜を順次積層する工
程と、素子形成領域とフィールド領域に選択的に第１の
フォトレジスト層を形成する工程と、前記フォトレジス
ト層をマスクにして前記第２の半導体膜、第２の絶縁
膜、および第１の半導体膜を異方性エッチングを用いて
パターニングする工程と、前記第１のフォトレジスト層
を除去した後、素子形成領域を完全に覆うがフィールド
領域を覆わないように選択的に第２のフォトレジスト層
を形成する工程と、この第２のフォトレジスト層をマス
クにしてフィールド領域の前記第２の半導体膜を除去す
る工程と、前記第２のフォトレジスト層を除去した後、
素子形成領域の間を覆うように第３のフォトレジスト層
を形成する工程と、この第３のフォトレジスト層と前記
第１、第２の半導体膜をマスクにしてフィールド領域上
の前記第２の絶縁膜と露出している前記第１の絶縁膜を
除去する工程と、第３のフォトレジスト層を除去した
後、前記第１の絶縁膜と前記第２の絶縁膜をマスクにし
て、前記半導体基板を異方性エッチングし、深い溝を形
成する工程と、素子形成領域以外の領域にある前記第１
の絶縁膜と前記第２の絶縁膜を除去する工程と、素子形
成領域上の前記第１の絶縁膜をマスクにして前記半導体
基板に異方性エッチングを行って、フィールド領域と素
子領域の間に浅い溝を形成する工程と、を備えているこ
とを特徴とする。

【００３２】第４の発明による半導体装置の製造方法
は、半導体基板上の素子形成領域上に第１の材料からな
るマスクを形成する工程と、前記第１の材料に対してエ
ッチング選択比の高い第２の材料からなる第１の層を全
面に形成する工程と、前記第２の材料に対してエッチン
グ選択比の低い第３の材料からなる第２の層を全面に堆
積し、この第２の層および第１の層をパターニングして
素子形成領域を囲むような連続した開口部を形成する工
程と、パターニングされた第２および第１の層をマスク
にして半導体基板内に深い第１の溝を異方性エッチング
を用いて形成する工程と、絶縁物からなる材料で前記第
１の溝の側壁を形成する工程と、前記第１の溝内を絶縁
物で埋め込む工程と、前記第１の層を除去し、前記第１
の材料からなるマスクを用いて半導体基板に異方性エッ
チングを行い前記第１の溝より浅い第２の溝を形成する
工程と、前記第１の材料からなるマスクを除去した後、
前記第２の溝を絶縁物で埋め込み、基板表面を平坦化
し、素子領域となる部分の基板表面を露出する工程と、
を備えていることを特徴とする。

【００３３】第５の発明による半導体装置の製造方法
は、シリコン基板上に熱酸化膜、ポリシリコン膜を順次
積層する工程と、シリコン基板上の素子形成領域以外の
領域を異方性エッチングを用いてエッチングし、所定の
深さの溝をシリコン基板に形成する工程と、前記溝内と
前記ポリシリコン膜表面を薄く熱酸化する工程と、前記
溝がシリコン酸化膜で埋め込まれるようにシリコン酸化
膜を基板全面に堆積する工程と、前記シリコン酸化膜の
表面を平坦化して前記ポリシリコン膜を露出させるとと
もにシリコン酸化膜の平坦化された表面が、素子が形成
されるシリコン基板表面より高くなるようにする工程
と、前記ポリシリコン膜を除去した後、素子形成領域上
の前記熱酸化膜を除去すると同時に前記シリコン酸化膜
を所定の位置までエッチバックする工程と、を備えてい
ることを特徴とする。

【００３４】

【作用】このように構成された第１の発明の半導体装置
によれば、半導体基板内に深い溝が形成され、この溝内
に絶縁膜で覆われたコイルが埋め込まれる。これによ
り、コイルの寄生抵抗および寄生容量を可及的に小さく
できる。

【００３５】又、第２の発明によれば、深い溝を形成す
る際に用いるマスクと浅い溝を形成する際に用いるマス
クは、どちらも同じフォトレジストの露光工程でパター
ニングされるため、マスク合わせの余裕を取る必要がな
くなり、素子面積が小さく、寄生容量が小さいトレンチ
素子分離を形成することが可能となる。

【００３６】また同時に、深い溝を形成するためのマス
クと浅い溝を形成するためのマスクが他の部材からなる
エッチングストッパーを用いずに形成されるため、工程
数の増加を抑えることができる。

【００３７】更に、段差被覆性（ステップカバレッジ）
の良いＳＯＲＤ膜を埋め込み材としても用いることによ
り、浅い溝と深い溝を同時に埋め込むことができ、工程
の簡略化が図れるほか、深い溝内部が多結晶シリコンよ
りも誘電率の低い酸化膜で充填されるため寄生容量がよ
り小さくなる。また、表面の平坦性も大幅に向上する。

【００３８】第３の発明によれば、深い溝を形成する際
に用いるマスクと浅い溝の形成する際に用いるマスク
は、どちらも同じフォトレジストの露光工程でパターニ
ングされるため、マスク合わせの余裕を取る必要がなく
なり、素子面積が小さく、寄生容量が小さいトレンチ素
子分離を形成することが可能となる。

【００３９】又、第４の発明によれば、エミッタ、ベー
ス領域の分離を浅い埋め込み素子分離で形成するため、
ベース引きだし電極下に厚い絶縁膜が形成されコレクタ
領域との距離を十分に取っているため、ベース‐コレク
タ間の寄生容量を低減することが可能である。

【００４０】第５の発明による埋め込み素子分離の製造
方法を用いることによって、埋め込み材酸化膜とシリコ
ン基板上の熱酸化膜とのエッチングレートの違いによっ
て生じる埋め込みプロセス上の不具合、例えば素子領域
上の熱酸化膜を除去するためのエッチングで埋め込み材
酸化膜表面が素子領域表面高さよりも低くならざるを得
なかたっり、素子領域周辺に不用なエッチング溝が形成
されたりすることを避けることができる。

【００４１】

【実施例】第１の発明による半導体装置の一実施例の断
面を図１に示す。この実施例の半導体装置は、コレクタ
高濃度層１ａが形成された半導体基板１のコイル形成領
域に、コイルを形成するための深い溝４が素子分離用の
溝３とともに形成され、この溝４内に絶縁膜５で覆われ
た、導電性の材質からなるコイル６が埋め込まれた構造
を有している。

【００４２】このような構造をとることによって、バイ
ポーラトランジスタの素子分離構造と同じ工程で作った
溝（トレンチ）３を共有でき、また、共有することによ
ってコイルの断面積を従来の場合に比べてはるかに大き
くとることができる。そのため、コイル自体の持つ寄生
抵抗を低減することが可能で、さらに素子分離の埋め込
みプロセスで最も膜厚の厚い状態の膜厚を確保できるた
め、寄生容量も最も低い状態で維持することが可能であ
る。

【００４３】次に、このような構造を得るための製造方
法の一例を図２〜図３を参照して説明する。第１の導電
型（例えばＰ型）の半導体基板１上にこの基板１と逆導
電型のコレクタ高濃度層１ａを拡散等の方法によって形
成し、続いてコレクタエピタキシャル層２をＣＶＤによ
るエピタキシャル成長によって形成し、浅いトレンチ素
子分離のマスク材（図示せず）をＣＶＤ酸化膜等によっ
て形成し、フォトリソグラフィーによって浅いトレンチ
素子分離部分のマスク材をパターニングし、ついでレジ
スト剥離後、上記マスク材をマスクとして前記コレクタ
エピタキシャル層２をエッチングする（図２（ａ）参
照）。そして、同様に深いトレンチ素子分離のマスク材
（図示せず）をＣＶＤ酸化膜等によって形成し、フォト
リソグラフィーによって深いトレンチ素子分離部分およ
びコイルを形成する部分のマスク材をパターニングし、
続いてレジスト剥離後、このマスク材をマスクとして基
板１をエッチングし深いトレンチ３および４を形成する
（図２（ａ）参照）。そしてチャンネル・カットのため
のイオン注入を行い、アニール後マスク材を全て剥離す
る（図２（ａ）参照）。その後、表面保護のために酸化
を行い薄い酸化膜（図示せず）を形成し、トレンチ埋め
込み用に酸化膜５を約２μｍ程度を堆積する（図２
（ｂ）参照）。次に導電層６を形成する（図２（ｃ）参
照）。この導電層６の材質は導電性のものならどのよう
なものでもよいが、なるべく抵抗の低いものが良い。そ
して、後のバイポーラトランジスタの製造プロセスに十
分耐えるだけの融点を持ったものが望ましい。例えば、
バイポーラトランジスタの製造工程における最高熱工程
が９００℃程度であれば、チタンのような金属が使え
る。また、薄膜エピタキシャル層をベースに用いたバイ
ポーラトランジスタ、またはＳｉＧｅからなる薄膜エピ
タキシャル層をベースに用いたバイポーラトランジスタ
では、プロセス最高温度を５００℃近辺に落とさなけれ
ばならないため、このようなプロセスでは、アルミであ
るとか、銅であるとか、現行で配線材料に使用されてい
る材料を使用することができる。堆積の方法としては、
スパッタリング、無電解メッキなどが考えられる。

【００４４】次に、この導電層６を溝４の部分にのみ残
して、残りの部分をエッチバックによりエッチング除去
する（図３（ａ）参照）。次いで素子分離の平坦化のた
めに酸化膜７を約２μｍを堆積する。この酸化膜７がコ
イルの部分のキャップにもなる（図３（ｂ）参照）。最
後に、平坦化された酸化膜７を平坦にエッチバックを行
うことによって、素子分離、コイルとも平坦に埋め込む
ことが可能となる（図３（ｃ）参照）。

【００４５】以上述べたように本実施例によれば、寄生
容量および寄生抵抗が可及的に小さなコイルを有する半
導体装置を得ることができる。

【００４６】次に第２の発明による半導体装置の製造方
法の第１の実施例を図４ないし図５を参照して説明す
る。

【００４７】まず、図４（ａ）に示すように、コレクタ
層１０１ａが形成されたシリコン基板１０１の表面に化
学気相成長法（以下、ＣＶＤ法ともいう）を用いて酸化
膜１０２を形成し、更にこの酸化膜１０２上にフォトレ
ジストを塗布し、このフォトレジストをパターニングし
て素子形成領域およびフィールド領域上にのみフォトレ
ジスト１０３を残す。続いて図４（ｂ）に示すようにフ
ォトレジスト１０３をマスクにして反応性イオンエッチ
ング（以下、ＲＩＥともいう）を用いて、酸化膜１０２
をパターニングしてシリコン基板１０１の表面を露出さ
せ、その後、フォトレジスト１０３を除去した後、パタ
ーニングされた酸化膜１０２をマスクにしてＲＩＥを用
いてシリコン基板１０１をエッチングし、浅い溝１０４
ａ，１０４ｂを形成する。ここで溝１０４ａは後に、深
い溝が形成される素子分離用の溝であり、溝１０４ｂは
素子形成領域用の溝である。

【００４８】次に図４（ｃ）に示すようにフォトレジス
ト１０５を基板１０１の全面に塗布し、このフォトレジ
スト１０５をパターニングして、溝１０４ｂを含む領域
を開口する。その後、図４（ｄ）に示すように、液相成
長法（以下、ＳＯＲＤともいう）を用いてシリコン酸化
膜１０６を上記フォトレジスト１０５の開口部にのみ選
択的に形成する。そしてフォトレジスト１０５を除去し
た後、図４（ｅ）に示すようにＣＶＤ酸化膜１０２およ
びＳＯＲＤ膜１０６をマスクにしてＲＩＥを用いて、浅
い溝が形成した領域１０４ａをエッチングし、深い溝１
０７を形成する。その後図４（ｆ）に示すようにフォト
レジスト１０８を基板１０１の全面に塗布し、このフォ
トレジスト１０８をパターニングすることによってフィ
ールド領域上のみに開口部を有するようにする。続い
て、このフォトレジスト１０８を耐エッチング材として
用いてＣＶＤ酸化膜１０２をウェットエッチングし、フ
ォトレジスト１０８を除去すると、図４（ｇ）に示すよ
うに、素子形成領域上のＣＶＤ酸化膜１０２及びＳＯＲ
Ｄ酸化膜１０６が残る。

【００４９】次に図４（ｈ）に示すように、ＣＶＤ酸化
膜１０２およびＳＯＲＤ酸化膜１０６をマスクにしてＲ
ＩＥを用いてシリコン基板１０１をエッチングする。な
おこの時、深い溝領域１０７の底部も同時にエッチング
されるので、予め図４（ｅ）に示す工程のエッチングの
深さを浅くしておいても良い。そして図５（ａ）に示す
ようにＣＶＤ酸化膜１０２およびＳＯＲＤ酸化膜１０６
を除去し、その後、図５（ｂ）に示すようにシリコン基
板１０１の全面にＳＯＲＤを用いてＳＯＲＤ酸化膜１０
９ａを成長させる。この時、ＳＯＲＤは非常にステップ
カバレッジに優れているために、浅い溝、深い溝の両方
が同時に均一に埋め込まれる。続いて素子形成領域上に
残った段差を解消するために、図５（ｃ）に示すように
素子形成領域上に開口部を有するフォトレジスト層１１
０を形成し、このフォトレジスト層１１０をマスクにし
てＲＩＥを用いてＳＯＲＤ酸化膜１０９ａをエッチング
することにより、フィールド領域と素子形成領域上のＳ
ＯＲＤ膜表面の高さをそろえる。

【００５０】次にフォトレジスト層１１０を除去し、図
５（ｄ）に示すように基板１０１の全面にＳＯＲＤを用
いてシリコン酸化膜１０９ｂを成長させる。すると表面
はごくわずかな凹部を残して平坦化される。必要なら
ば、更に全面にレジストを塗布してエッチバックを行う
ことにより完全に平坦な形状を得ることもできる。続い
て、ＳＯＲＤ酸化膜１０９ａ，１０９ｂをエッチバック
して素子形成領域の表面１１４を露出させ、素子分離構
造を形成する。その後、従来の場合と同様にして素子形
成領域に外部ベース、真性ベース、エミッタを形成し、
更に電極等を形成すると、図５（ｆ）に示すようなバイ
ポーラトランジスタを得ることができる。

【００５１】以上述べたように第１の実施例によれば素
子形成領域と素子分離領域が同一のマスクによってパタ
ーニングされ、マスクの合わせずれを考慮する必要がな
いために、素子領域と深い溝の間の不要な間隔を設ける
ことなく素子分離を行うことができ、素子面積が小さ
く、寄生容量が小さいバイポーラトランジスタを形成す
ることが可能となる。また、素子分離構造を形成するた
めのエッチングマスクが、酸化膜以外の特別な部材を用
いることなく形成されているため、エッチングの工程が
不必要に複雑化することもない。

【００５２】次に、第２の発明による製造方法の第２の
実施例を図６ないし図７を参照して説明する。まず、図
６（ａ）に示すように、コレクタ層１０１ａが形成され
たシリコン基板１０１の表面にＣＶＤ法を用いて酸化膜
１０２を形成し、その後フォトレジスト１０３を塗布
し、このフォトレジスト１０３をパターニングすること
によって素子形成領域上に相当する部分にフォトレジス
トを残す。そして、図６（ｂ）に示すようにフォトレジ
スト１０３をマスクにしてＲＩＥを用いて酸化膜１０２
をパターニングしてシリコン基板１０１の表面を露出さ
せ、その後、フォトレジスト１０３を除去した後、パタ
ーニングされた酸化膜１０２をマスクにしてＲＩＥを用
いてシリコン基板１０１をエッチングし、素子領域１０
４ａと浅い溝１０４ｂを形成する。

【００５３】次に図６（ｃ）に示すように、深い溝が形
成される領域にフォトレジスト層１０５を形成する。こ
の時、マスク合わせの誤差は素子領域１０２で吸収され
る。続いて、ＳＯＲＤ法を用いて、フォトレジスト層１
０５が形成されていない領域に選択的に酸化膜１０６を
成長させる（図６（ｄ）参照）。その後、フォトレジス
ト層１０５を除去し、ＣＶＤ酸化膜１０２とＳＯＲＤ酸
化膜１０６をマスクにしてＲＩＥを用いてシリコン基板
１０１をエッチングし、深い溝１０７を形成する（図６
（ｅ）参照）。この時、フィールド領域上のＳＯＲＤ酸
化膜１０６も同時にエッチングが行われるが、予めＣＶ
Ｄ酸化膜形成時の膜厚を、エッチング後のＣＶＤ酸化膜
の膜厚が浅い溝の深さと同じとなるように調整しておく
ことで後工程での平坦化が容易となる。

【００５４】次に基板１０１の全面にフォトレジスト１
０８を塗布し、パターニングすることによって深い溝で
囲まれた素子形成領域１０２および１０４ａ上にのみ開
口部をもつようにし、このフォトレジスト１０８を耐エ
ッチング材として用いてＳＯＲＤ酸化膜１０６およびＣ
ＶＤ酸化膜１０２をウェットエッチングする。その後フ
ォトレジスト１０８を除去すると、図７（ａ）に示すよ
うにフィールド領域と素子領域の表面の高さはほぼ同じ
高さとなっている。続いて、基板１０１の全面にＳＯＲ
Ｄ法を用いて酸化膜１０９を成長させる。すると、ＳＯ
ＲＤ酸化膜１０９はステップカバレッジが良いので浅い
溝、深い溝の両方が同時に均一に埋め込まれる（図７
（ｂ）参照）。この時、前の工程でフィールド領域と素
子領域の表面の高さがそろっているので、表面に大きな
段差が生じることもない。必要ならば全面にレジストを
塗布してエッチバックを行うことにより完全に平坦な形
状を得、更に全面エッチバックを行って素子形成領域表
面を露出させると、図７（ｃ）に示す素子分離構造を形
成することができる。以下、良く知られている方法を用
いてベース、エミッタ等の素子を形成すれば第１の実施
例と同様に図５（ｆ）に示すようなバイポーラトランジ
スタを得ることができる。

【００５５】以上述べたように第２の実施例によれば、
素子形成領域にマスクの合わせ誤差を吸収させることに
より、素子領域と深い溝の間の間隔を省略した素子分離
構造を実現することができる。この構造を実現するため
に必要なＰＥＰ回数は従来構造のものと同じてあり、製
造工程の増加を伴わずに性能の向上を図ることができ
る。

【００５６】次に第３の発明による半導体装置の製造方
法の一実施例を図８ないし図１２を参照して説明する。
まず図８（ａ）に示すようにコレクタ層１２０ａが形成
されたシリコン基板１２０の表面に酸化膜１２１、多結
晶シリコン膜１２２、酸化膜１２３、多結晶シリコン膜
１２４を順次堆積し、更にその上のフィールド領域と素
子領域上のみに、フォトレジスト層１２５を形成する。
この時の平面図を図８（ｃ）に示す。

【００５７】次に、図８（ｂ）に示すようにフォトレジ
スト１２５をマスクにして、多結晶シリコン膜１２４、
酸化膜１２３、および多結晶シリコン膜１２２を順次異
方性エッチングする。続いて、図９（ａ）に示すように
フォトレジスト１２５を除去した後、新たにフォトレジ
スト層１２６を形成し、素子領域を完全に覆い、且つフ
ィールド領域に接しないようにフォトレジスト１２６を
パターニングする。このとき合わせマージンは深いトレ
ンチ（溝）の幅だけあるため、合わせずれがおこる心配
はほとんどない。この時の平面図を図９（ｃ）に示す。

【００５８】次に、フォトレジスト１２６と酸化膜１２
１の一部をマスクに、フィールド上の多結晶シリコン１
２４を除去する（図９（ｂ）参照）。

【００５９】その後、フォトレジスト１２６を除去した
後、新たにフォトレジスト層１２７を形成し素子領域の
間を覆うようにフォトレジスト１２７をパターニングす
る（図１０（ａ）参照）。このときフォトレジスト１２
７の一部は素子領域にかかるよう、余裕を持って形成す
る。次にフォトレジスト１２７と素子領域上の多結晶シ
リコン１２４をマスクに、フィールド上の酸化膜１２３
と深いトレンチとなる領域１２８の酸化膜１２１を除去
する（図１０（ｂ）参照）。すると深いトレンチとなる
領域１２８のシリコン基板１２０の表面が露出される。
この時の平面図を図１０（ｃ）に示す。

【００６０】次に、フォトレジスト１２７を除去した
後、異方性エッチングにより深いトレンチ１３１を形成
する。この時フィールド領域上の多結晶シリコン１２２
と素子領域上の多結晶シリコン１２４も同時に除去され
る（図１１（ａ）参照）。

【００６１】その後、フィールド領域上の酸化膜１２
１、素子領域の間の酸化膜１２１、素子領域上の酸化膜
１２３を、異方性エッチングにより除去する（図１１
（ｂ）参照）。

【００６２】続いて図１１（ｃ）に示すように異方性エ
ッチングにより浅いトレンチ１３２を形成する。このと
き素子領域上の多結晶シリコン１２２も同時に除去され
る。これまでの工程で、シリコン基板に浅いトレンチ１
３２と深いトレンチ１３１をマスクの合わせずれなしに
形成することができる。

【００６３】最後に、素子領域上の酸化膜１２１を除去
し、浅いトレンチ１３２と深いトレンチ１３１に酸化膜
１２９を埋め込み、表面を平坦化し、素子領域のシリコ
ン基板１２０を露出してトレンチ素子分離が完成する
（図１１（ｄ）参照）。そして良く知られている方法を
用いて外部ベース、真性ベース、エミッタ等を形成する
ことによって図１２に示すようなバイポーラトランジス
タを得ることができる。

【００６４】以上述べたように本実施例によれば浅いト
レンチ１３２を形成する際に用いる異方性エッチングの
マスクと深いトレンチを形成する際の異方性エッチング
のマスクは、一回のフォトレジストのパターニングで形
成されるため、浅いトレンチと深いトレンチにずれが生
じることがない。このため、バイポーラトランジスタを
本実施例の製造方法を用いて製造すると、図１２に示す
ように、従来の製造方法では必要であった図２５に示す
ようにマスク合わせの余裕１６４を取る必要がなくな
る。従って、本実施例によって製造したトレンチ素子分
離（図１２）は、従来の方法で製造したトレンチ素子分
離（図２５）より素子面積を大幅に縮小することができ
る。

【００６５】次に第４の発明による半導体装置の製造方
法の実施例を図面を参照して説明する。

【００６６】まず、図１３（ａ）に示すようにシリコン
基板３０１上に酸化膜層３０２を形成し、フォトリソグ
ラフィー工程を用いエミッタ‐ベース領域、コレクタコ
ンタクト領域となる領域上にパターンを残すようにレジ
スト３０３をパターニングする。この時、酸化膜層３０
２は後に浅いトレンチ形成のためのシリコン基板３０１
をＲＩＥを用いてエッチングする際のマスクとして十分
な膜厚を持つ熱酸化膜か、もしくは常圧ＣＶＤを用いて
形成した酸化膜である。例えば、浅いトレンチ深さが約
０．７μｍである場合、酸化膜層の厚さは０．２〜０．
３μｍあれば充分である。

【００６７】次に図１３（ｂ）に示すように、このレジ
ストパターン３０３をマスクに異方性エッチング（ＲＩ
Ｅ）を用いて酸化膜層３０２をパターニングする。

【００６８】次にレジスト３０３を除去した後、全面に
シリコン窒化膜３０４を常圧ＣＶＤを用いて堆積する
（図１３（ｃ）参照）。このシリコン窒化膜３０４は、
浅いトレンチ形成のためにシリコン基板３０１をＲＩＥ
する時のマスクとして残した酸化膜パターンを保護する
ためのもので、その上に、常圧ＣＶＤを用いて堆積した
酸化膜３０５を除去するときにエッチング選択性がとれ
る材質であればよく、ポリシリコン等でも良い。また、
この常圧ＣＶＤによって形成した酸化膜３０５は深いト
レンチ形成のためのマスク材となるもので約０．７μｍ
必要である。

【００６９】次に深いトレンチをＲＩＥする部分の、酸
化膜３０５およびシリコン窒化膜３０４を、パターニン
グしたレジスト（図示せず）をマスクに用いてＲＩＥで
シリコン基板３０１の表面までエッチングする（図１３
（ｄ）参照）。

【００７０】次に開孔した酸化膜３０５をマスクに、シ
リコン基板３０１をＲＩＥを用いて深いトレンチ３０６
を形成する。このトレンチの深さは、埋め込みコレクタ
ｎ⁺層（ｎｐｎトランジスタの場合）を分離できる程度
の深さが必要であり、例えば埋め込みコレクタｎ⁺層が
３μｍ程度だとすれば４〜５μｍは必要である。続いて
深いトレンチ３０６形成後に、マスクとして使用した酸
化膜３０５をＮＨ_４Ｆ処理などでエッチング除去する。
この時、シリコン窒化膜３０４、シリコン基板３０１は
エッチング選択比が高いため酸化膜３０５のみ除去する
ことができる（図１４（ａ））。また、後に浅いトレン
チ形成のために使用する酸化膜マスク３０２は、シリコ
ン窒化膜３０４に覆われているため、エッチングされず
に残すことができる。

【００７１】また、図１４（ａ）には明示していないが
マスク３０５の剥離前、または剥離後、あるいは深いト
レンチ３０６内に後述する側壁酸化膜３０７を形成した
後に、深いトレンチ３０６の底部のみにチャネルカット
イオン注入を行う（図１４（ｂ）参照）。マスク３０５
の剥離前であれば、基板３０１の表面には厚いマスク３
０５が残っているため、注入角度が０°でイオン注入を
行えばトレンチ３０６の底のみにイオン注入可能であ
る。また、マスク３０５の剥離後であっても、本プロセ
スの場合、シリコン基板をエミッタ、ベース、コレクタ
領域として残す領域には、浅いトレンチ形成のため酸化
膜３０２のマスクが残っており、シリコン窒化膜３０４
と合わせた膜厚以下のイオン注入深さを設定すれば、こ
の部分へのチャンネルカットイオン注入の影響はない。
さらに、上記以外の領域のシリコン基板３０１は、浅い
トレンチ形成のＲＩＥでエッチングしてしまうため、チ
ャンネルカットイオンがシリコン基板３０１に届いても
かまわない。また、深いトレンチ３０６内に側壁酸化膜
３０７を形成した後にイオン注入を行えば、トレンチ側
面へのチャネルカットイオンの注入が抑えられ、トレン
チ底のみに選択性良くイオン注入できる。

【００７２】次に、深いトレンチの内部及び基板表面
に、絶縁層としてＬＰＣＶＤ法などを用いて等方的に酸
化膜３０７を形成する。さらに、図１４（ｂ）に示すよ
うに、深いトレンチを埋め込むためポリシリコン３０８
をＬＰＣＶＤ法等を用い、トレンチ３０６内を十分に満
たす量だけ堆積する。このポリシリコン３０８をＣＤＥ
等を用いて、元のシリコン基板３０１の表面と同程度の
高さまでエッチバックし、深いトレンチ３０６内のみに
埋め込む。

【００７３】この時酸化膜３０７の代わりに、シリコン
窒化膜３０４の耐酸化性を利用して深いトレンチ３０６
の側壁のみを熱酸化し、所定の厚さの絶縁膜を形成する
こともできる。この場合も、前述の工程と同様にポリシ
リコン３０８を堆積し、エッチバックすることによって
深いトレンチ３０６を埋め込む。

【００７４】次に、図１４（ｃ）に示すように、基板３
０１の表面及び深いトレンチ３０６の内部側壁の酸化膜
３０７をＮＨ_４Ｆ処理などでエッチングし、基板表面の
酸化膜３０７は全てエッチバックするとともに、深いト
レンの内部側壁３０７は後に浅いトレンチの底となる高
さにほぼ一致するまでエッチバックする。深いトレンチ
３０６の内部側壁３０７を熱酸化膜で作成した場合、基
板３０１の表面にはもともと酸化膜はなく、深いトレン
チ３０６の内部側壁３０７も同様にエッチバックでき
る。

【００７５】次に、図１５（ａ）に示すように、浅いト
レンチ形成のための酸化膜からなるマスク３０２を保護
していたシリコン窒化膜３０４を除去し、基板３０１の
表面とマスク３０２を露出する。シリコン窒化膜３０４
の除去は、ホット燐酸等（例えば１７０℃）を用いれ
ば、シリコン基板３０１、酸化膜３０２とも選択性が良
くエッチング除去可能である。

【００７６】続いて、図１５（ｂ）に示すように、酸化
膜層３０２をマスクにＲＩＥを用いて浅いトレンチを形
成する。浅いトレンチの深さは、例えば約０．７μｍ程
度とする。この時、深いトレンチ３０６に埋め込んだポ
リシリコン３０８は、シリコン基板３０１とエッチング
レートがほぼ等しいので、埋め込んだポリシリコン３０
８の表面高さは浅いトレンチの底とほぼ一致する。ま
た、深いトレンチ３０６の側壁酸化膜層３０７は前の工
程で既に浅いトレンチ底の表面に一致するまでエッチバ
ックされているので、浅いトレンチ形成後にトレンチ底
の表面に角状に残り、浅いトレンチ底に大きな凹凸がで
きることはない。また、浅いトレンチ形成のための酸化
膜からなるマスク３０２を保護する材質をシリコン窒化
膜３０４の代わりにポリシリコンを用いた場合、シリコ
ン窒化膜３０４のように選択的に除去することは難しい
が、浅いトレンチを形成するＲＩＥ時に同時にエッチン
グしてしまうことが可能である。

【００７７】次に、浅いトレンチ形成のマスク３０２を
ＮＨ_４Ｆ処理などでエッチング除去する（図１５（ｃ）
参照）。

【００７８】続いて浅いトレンチを絶縁物（例えば、Ｓ
ｉＯ_２）３０９で埋め込み、表面をエッチバック法、ラ
ッピング法などで平坦化し、素子領域となる部分の基板
表面を露出する（図１６（ａ）参照）。

【００７９】以上のようにして作成された、深いトレン
チと浅いトレンチを組み合わせた素子分離上に、既存の
方法により図１６（ｂ）に示すような外部ベース領域３
１４、真性ベース領域３１５、エミッタ領域３１６、ベ
ース引き出しポリシリコン３１７、絶縁膜３１８、フィ
ールド酸化膜３１９、エミッタポリ３１０、ベース電極
３１１、エミッタ電極３１２、およびコレクタ電極３１
３を形成することによってバイポーラトランジスタを作
成する。

【００８０】なお本実施例においては、深いトレンチの
埋め込み材としてポリシリコン３０８を使用したが、埋
め込み材エッチバックの工程において、浅いトレンチ形
成のエッチング後に埋め込み材表面高さが浅いトレンチ
底面とほぼ一致するような程度エッチングされていれ
ば、その他の埋め込み材、例えばＢＰＳＧ等を使用する
ことも可能である。

【００８１】以上述べたように本実施例によれば、バイ
ポーラトランジスタのエミッタ、ベース領域の分離を浅
い埋め込み素子分離で形成するため、加工形状の制御が
容易になり、ベース引きだし電極下に厚い絶縁膜が形成
されコレクタ領域との距離を十分にとりベース‐コレク
タ間の寄生容量を低減するような構造を作成することが
可能である。また、深いトレンチ埋め込み材の上端部の
キャッピングと浅いトレンチの埋め込みを同時に行うた
め、工程の簡略化と信頼性の向上を図ることが可能にな
る。ま、段差の低い素子領域形成用のＲＩＥマスク形成
プロセスで作成したパターンに深いトレンチの露光マス
クを合わせるため、深いトレンチ形成プロセスで作成し
た段差の大きいパターンに素子領域形成の露光マスクを
合わせる時に生じる合わせ信号の異常などが生じない。

【００８２】また、最初の工程で素子領域となる部分を
キャップしておくため、ダメージなどに最も敏感な素子
領域となる部分の結晶性を素子分離作成工程を通して保
つことができる。

【００８３】次に第５の発明による半導体装置製造方法
の実施例を図面を参照して説明する。

【００８４】まず、図１７（ａ）に示すようにシリコン
基板４０１上に例えば熱酸化することによって酸化膜層
４０２を形成し、続いてポリシリコン膜４０３を堆積す
る。この時の酸化膜４０２は後にポリシリコン４０３を
エッチング除去する時にエッチングストッパとなる程度
の膜厚が必要であるが、後に弗酸処理などで除去する時
に埋め込み材酸化膜も同時にエッチングされてしまうた
め、あまり厚いと埋め込み材酸化膜厚さを確保すること
が困難になる。そのため、ストッパとして最小限の膜厚
で、できるだけ薄いほうがよい。また、この時のポリシ
リコン膜厚４０３は、埋め込み材をエッチバックしてポ
リシリコン膜４０３の上部を露出しポリシリコンをエッ
チング除去した後の素子領域エッジの熱酸化膜と埋め込
み材酸化膜の構造（図２０（ａ）、（ｂ）、２１
（ａ）、（ｂ）参照）から、素子領域表面上の酸化膜４
０２をエッチング除去した後に埋め込み材酸化膜の表面
高さが最終的に目的とする構造に必要なだけ残るように
するに十分なだけの膜厚が必要である。言い換えれば、
ポリシリコン４０３の膜厚を調節することによって、素
子領域上の酸化膜４０２をエッチング除去する前のフィ
ールド上の埋め込み酸化膜膜厚を調整することができ、
エッチング後のフィールド膜厚を任意の厚さに調節でき
る。本実施例では、素子領域上の酸化膜４０１の膜厚を
２００オングストローム、ポリシリコン４０３の膜厚を
２５００オングストロームとする。

【００８５】次に、素子を形成する領域以外の領域を基
板までエッチングし、埋め込み領域を形成するために、
素子形成領域上にエッチングマスク４１５を形成する
（図１７（ｂ）参照）。この時、通常のフォトレジスト
４１５をパターニングし、これをマスクにポリシリコン
４０３、酸化膜４０２、シリコン基板４０１と連続して
異方性エッチングによりエッチングを行っても良いが、
ポリシリコン４０３の膜厚が厚い場合や、基板４０１の
エッチング深さが深い場合は、レジストがエッチング物
とのエッチング選択比が大きくとれないため、プロセス
上のマスクに対するパターン変換差が大きくなり良くな
い。そのため、本実施例ではポリシリコン４０３上にさ
らにＣＶＤ酸化膜４１４を堆積し、その上にフォトレジ
スト４１５をパターニングして、フォトレジスト４１５
をマスクにポリシリコン４０３、酸化膜４０２まで異方
性エッチングを行い、フォトレジスト４１５を除去後に
ＣＶＤ酸化膜４１４をマスクにシリコン基板４０１をエ
ッチングする工程を用いる（図１７（ｂ）〜（ｄ）参
照）。

【００８６】次に、異方性エッチングにより形成された
シリコン基板４０１の溝内とポリシリコン４０３の露出
部表面に熱酸化膜４０２ａを形成する。この酸化膜４０
２ａの膜厚は、後に素子領域上の熱酸化膜４０２をエッ
チング除去するときに同時に除去されなければならない
ため、素子領域上のシリコン基板４０１の熱酸化膜４０
２ａをエッチング除去するのに必要なエッチング時間
で、同様にポリシリコンの熱酸化膜厚を除去可能である
ことが必要である。この酸化膜４０２ａの膜厚は例え
ば、数百オングストローム程度の厚さがあれば良い。こ
の時、ポリシリコンの酸化膜は、パターニングされたポ
リシリコン４１３の側面に形成されることが重要であ
り、シリコン基板４０１のエッチングマスクに用いたＣ
ＶＤ酸化膜４１４を除去しポリシリコン４０３の上部表
面を露出する必要はない。しかし、後の工程で埋め込み
材熱酸化膜４１６の表面を平坦化する時に、埋め込み段
差を小さくできるため、除去しておく方が望ましい。ま
た、この酸化膜厚はあまり厚すぎると、酸化時の体積の
膨張により素子を形成するシリコン基板表面とポリシリ
コンの間にバーズビークと呼ばれるくさび型の酸化膜が
形成され、応力、形状制御性などの観点から望ましくな
い。

【００８７】続いて、埋め込み材酸化膜４１６を堆積す
る（図１８（ａ）参照）。この埋め込み材としては、Ｃ
ＶＤ酸化膜のほか素子領域表面の熱酸化膜をエッチング
するときに用いるＮＨ_４Ｆなどの弗酸系エッチング液で
エッチングされるものであれば良い。また、この埋め込
み材酸化膜４１６の膜厚は、埋め込み材表面を平坦化、
エッチバックしてポリシリコン４０３の表面を露出した
ときに、素子を形成するシリコン基板４０１の表面より
も高い位置に埋め込み材表面がくるようにしなければな
らないため、シリコン基板４０１をエッチングした深さ
よりも厚く堆積する必要がある。

【００８８】次に、埋め込み材酸化膜４１６の表面を平
坦化し、ポリシリコン４０３の表面を露出する（図１８
（ｂ））。平坦化の方法としては、ＢＰＳＧメルトリフ
ローや、リフローレジスト等の平坦化材を塗布すること
によって平坦化した後に、所定量エッチバックする方法
や、ポリッシングによって物理的に表面を削ってエッチ
バックを行う方法などを使用することができる。ポリッ
シングの場合、素子領域上のポリシリコンは、ポリッシ
ングのエッチングストッパとして使用することが可能で
ある。

【００８９】埋め込み材酸化膜４１６の表面を平坦化し
ポリシリコン４０３の上部表面を露出した後、ポリシリ
コン４０３のみを、ＣＤＥ（ケミカルドライエッチン
グ）等、酸化膜とエッチング選択比のあるエッチング方
法で除去する。このようにして、素子領域上の熱酸化膜
４０２が露出し、素子領域の端部周辺で側面を熱酸化膜
４０２ａで覆われた埋め込み材酸化膜４１６が素子領域
よりも高い位置にあるという構造ができる（図１８
（ｃ）参照）。

【００９０】この状態でＮＨ_４Ｆ等を用い酸化膜４１６
をエッチングすると、熱酸化膜４０２，４０２ａと埋め
込み材酸化膜４１６のエッチングレートの差によって、
素子領域上の熱酸化膜４０２がエッチング除去された時
に、埋め込み材酸化膜４１６の表面高さを所望の高さに
することが可能である。この時、素子領域の端部周辺に
おいては、埋め込み材酸化膜４１６よりもエッチングレ
ートの遅いポリシリコンの酸化膜４０２ａが存在するた
め、埋め込み材酸化膜４１６の横方向への不要なエッチ
ングによって生じるエッチング溝を防止することができ
る。

【００９１】つまり、先に述べたようにポリシリコン膜
厚として適当な厚さを選んでやることにより、平坦化し
てポリシリコン表面を露出しポリシリコン４０３のみを
除去した後に生じる段差を任意に設定することができ、
このことによって素子領域を露出するためのエッチング
後の埋め込み材酸化膜４１６の膜厚を調節することがで
きることになる。例えば、図２１（ａ）に示すように最
終的に素子領域よりも埋め込み材４１６の表面が高い位
置に来るような構造を作りたい時は、ポリシリコン４０
３の膜厚を厚くしてポリシリコン４０３除去後の段差を
大きくすれば良い。逆に、図２１（ｂ）のように埋め込
み材酸化膜４１６が素子領域よりも低くなるような構造
を目指すときは、ポリシリコン４０３の膜厚を薄く設定
しておけば良い。

【００９２】また、ポリシリコン膜厚を調節する代わり
に平坦化後のエッチング量を調節することによって同様
のことが可能である。ポリッシングではポリシリコンが
エッチングストッパとなりポリシリコンが露出した後の
エッチングは難しいが、メルトＢＰＳＧやリフローレジ
スト等の平坦化材を用いる方法の場合、ポリシリコン露
出後もエッチバックを続けることによって、前記のよう
な素子領域表面高さの調節が可能である。この場合、図
２０（ｂ）に示すようにポリシリコン上部表面にも熱酸
化膜が存在するため、これがエッチング除去されるまで
に埋め込み材酸化膜がｄだけポリシリコン上部よりも低
くなる。ポリシリコンをエッチング除去した後にポリシ
リコンの側面の熱酸化膜が鋭角に残ることになるが、素
子領域上の熱酸化膜４０２の膜厚ａに対してこの側壁の
熱酸化膜４０２の膜厚ｃを適当に選んでやることによっ
て最終的に酸化膜の鋭角部分を無くするように設定する
ことは可能である。

【００９３】以上のようにして作成された、素子分離構
造上に、既存の方法によりベース領域４１０、エミッタ
領域４１１、ゲートポリ４０４、絶縁膜４０５、エミッ
タポリ４０６、ベース電極４０７、エミッタ電極４０
８、およびコレクタ電極４０９等を形成することによっ
て、図１９（ｂ）に示すようなバイポーラトランジスタ
を製造することができる。

【００９４】なお本実施例においては、バイポーラトラ
ンジスタの素子分離構造に適用した場合を考えたが、同
様な素子分離構造を用いるデバイス、例えばＭＯＳトラ
ンジスタ等に対しても用いることが可能である。ＭＯＳ
トランジスタに適用する場合は特に、シリコン基板の素
子領域表面高さが埋め込み材酸化膜表面高さよりも低
く、素子領域のエッジ部分にエッチング溝がないことが
重要である。もし、埋め込み材酸化膜表面高さが素子領
域表面高さよりも低くなってしまうと、素子領域のエッ
ジ部分のチャネルが凸になり、この上をゲート電極で覆
う構造になるため、この部分で電解集中が起こり、素子
特性に悪影響を及ぼしてしまう。素子領域周辺に不用な
エッチング溝が形成された場合も、同様の現象が起こ
る。

【００９５】本実施例を用いた場合、このような不具合
をも避けることが可能である。

【００９６】以上述べたように本実施例による埋め込み
素子分離の製造方法を用いることにより、素子領域上の
熱酸化膜の上のポリシリコンを除去した後に行う熱酸化
膜のウェット系エッチングにおいて、図２０（ａ）、
（ｂ）、図２１（ａ）、（ｂ）に示すようにポリシリコ
ン除去後に素子領域の周りの埋め込み材酸化膜の側面部
分にポリシリコンの熱酸化膜が残り、エッチングレート
の速い埋め込み材酸化膜を覆っているため、この部分か
らの埋め込み材の過剰なエッチングを抑え、素子領域表
面の熱酸化膜を除去した後に素子領域周辺部にオーバー
エッチングによる溝ができることを避けることが可能と
なり、素子領域と素子領域周辺の埋め込み材酸化膜の形
状制御性を向上することが可能になる。

【００９７】

【発明の効果】第１の発明によれば、寄生抵抗および寄
生容量の小さいコイルを有する半導体装置を得ることが
できる。

【００９８】第２の発明によれば、素子面積が小さく、
寄生容量の小さいトレンチ素子分離構造を有する半導体
装置を製造することができる。

【００９９】又、第３の発明によれば、素子面積が小さ
く、寄生容量の小さいトレンチ素子分離構造を有する半
導体装置を製造することができる。

【０１００】第４の発明によれば、信頼性の高い高速バ
イポーラトランジスタの埋め込み素子分離構造を有する
半導体装置を製造することができる。

【０１０１】又、第５の発明によれば、信頼性の高い高
速バイポーラトランジスタの埋め込み素子分離構造を有
する半導体装置を製造することができる。

【図面の簡単な説明】

【図１】第１の発明の一実施例の構成を示す断面図。

【図２】図１に示す半導体装置の製造工程を示す断面
図。

【図３】図１に示す半導体装置の製造工程を示す断面
図。

【図４】第２の発明の第１の実施例の製造工程を示す断
面図。

【図５】第２の発明の第１の実施例の製造工程を示す断
面図。

【図６】第２の発明の第２の実施例の製造工程を示す断
面図。

【図７】第２の発明の第２の実施例の製造工程を示す断
面図。

【図８】第３の発明の一実施例の製造工程を説明する
図。

【図９】第３の発明の一実施例の製造工程を説明する
図。

【図１０】第３の発明の一実施例の製造工程を説明する
図。

【図１１】第３の発明の一実施例の製造工程を説明する
図。

【図１２】第３の発明の一実施例によって製造された半
導体装置の構成を示す図。

【図１３】第４の発明の一実施例の製造工程を示す断面
図。

【図１４】第４の発明の一実施例の製造工程を示す断面
図。

【図１５】第４の発明の一実施例の製造工程を示す断面
図。

【図１６】第４の発明の一実施例の製造工程を示す断面
図。

【図１７】第５の発明の一実施例の製造工程を示す断面
図。

【図１８】第５の発明の一実施例の製造工程を示す断面
図。

【図１９】第５の発明の一実施例の製造工程を示す断面
図。

【図２０】第５の発明の一実施例の作用を説明する説明
図。

【図２１】第５の発明の一実施例の作用を説明する説明
図。

【図２２】従来の半導体装置の構成を説明する図。

【図２３】従来の半導体装置の製造方法の製造工程を示
す断面図。

【図２４】従来の半導体装置の製造方法の製造工程を示
す断面図。

【図２５】従来の製造方法によって製造された半導体装
置の構造を説明する図。

【図２６】従来の他の製造方法によって製造された半導
体装置の構造を示す断面図。

【図２７】従来の更に他の製造方法の製造工程を示す断
面図。

【図２８】従来の更に他の製造方法の製造工程を示す断
面図。

【図２９】従来の更に他の製造方法の問題点を説明する
断面図。

【図３０】従来の更に他の製造方法によって製造された
半導体装置の構成を示す断面図。

【符号の説明】

１半導体基板２コレクタエピタキシャル層３素子分離用トレンチ４コイル形成用トレンチ５ＣＶＤ酸化膜６コイル導体７平坦化用ＣＶＤ酸化膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者松田聡神奈川県川崎市幸区小向東芝町１株式会社東芝研究開発センター内

Claims

【特許請求の範囲】

【請求項１】半導体基板上のコイル形成領域に深い溝が
形成され、この溝内に絶縁膜で覆われた導電性の材質か
らなるコイルが埋め込まれていることを特徴とする半導
体装置。
【請求項２】半導体基板上に耐エッチング性の材料から
なるマスクを形成し、異方性のエッチングを行うことに
よって半導体基板の所定領域に浅い第１の溝およびこの
第１の溝を取り囲むような浅い第２の溝を形成する工程
と、前記半導体基板上の、前記第１の溝の近傍領域に開
口部を有するようにフォトレジスト層を形成する工程
と、前記開口部に酸化膜を選択的に堆積する工程と、前
記フォトレジスト層を除去し、異方性のエッチングを行
うことによって前記第２の溝を深い溝にする工程と、前
記マスクおよび酸化膜のうち、前記半導体基板上の、前
記第２の溝に囲まれた領域以外の領域上にあるものを除
去する工程と、残った前記マスクおよび酸化膜をマスク
にして異方性のエッチングを行う工程と、前記マスクお
よび酸化膜を除去した後、前記第１および第２の溝を絶
縁膜で埋め込む工程と、前記絶縁膜をエッチバックし、
前記半導体基板の素子形成領域の表面が露出する状態に
平坦化する工程と、を備えていることを特徴とする半導
体装置の製造方法。
【請求項３】半導体基板表面に第１の絶縁膜、第１の半
導体膜、第２の絶縁膜、および第２の半導体膜を順次積
層する工程と、素子形成領域とフィールド領域に選択的
に第１のフォトレジスト層を形成する工程と、前記フォ
トレジスト層をマスクにして前記第２の半導体膜、第２
の絶縁膜、および第１の半導体膜を異方性エッチングを
用いてパターニングする工程と、前記第１のフォトレジ
スト層を除去した後、素子形成領域を完全に覆うがフィ
ールド領域を覆わないように選択的に第２のフォトレジ
スト層を形成する工程と、この第２のフォトレジスト層
をマスクにしてフィールド領域の前記第２の半導体膜を
除去する工程と、前記第２のフォトレジスト層を除去し
た後、素子形成領域の間を覆うように第３のフォトレジ
スト層を形成する工程と、この第３のフォトレジスト層
と前記第１、第２の半導体膜をマスクにしてフィールド
領域上の前記第２の絶縁膜と露出している前記第１の絶
縁膜を除去する工程と、第３のフォトレジスト層を除去
した後、前記第１の絶縁膜と前記第２の絶縁膜をマスク
にして、前記半導体基板を異方性エッチングし、深い溝
を形成する工程と、素子形成領域以外の領域にある前記
第１の絶縁膜と前記第２の絶縁膜を除去する工程と、素
子形成領域上の前記第１の絶縁膜をマスクにして前記半
導体基板に異方性エッチングを行って、フィールド領域
と素子領域の間に浅い溝を形成する工程と、を備えてい
ることを特徴とする半導体装置の製造方法。
【請求項４】半導体基板上の素子形成領域上に第１の材
料からなるマスクを形成する工程と、前記第１の材料に
対してエッチング選択比の高い第２の材料からなる第１
の層を全面に形成する工程と、前記第２の材料に対して
エッチング選択比の高い第３の材料からなる第２の層を
全面に堆積し、この第２の層および第１の層をパターニ
ングして素子形成領域を囲むような連続した開口部を形
成する工程と、パターニングされた第２および第１の層
をマスクにして半導体基板内に深い第１の溝を異方性エ
ッチングを用いて形成する工程と、絶縁物からなる材料
で前記第１の溝の側壁を形成する工程と、前記第１の溝
内を絶縁物で埋め込む工程と、前記第１の層を除去し、
前記第１の材料からなるマスクを用いて半導体基板に異
方性エッチングを行い前記第１の溝より浅い第２の溝を
形成する工程と、前記第１の材料からなるマスクを除去
した後、前記第２の溝を絶縁物で埋め込み、基板表面を
平坦化し、素子領域となる部分の基板表面を露出する工
程と、を備えていることを特徴とする半導体装置の製造
方法。
【請求項５】シリコン基板上に熱酸化膜、ポリシリコン
膜を順次積層する工程と、シリコン基板上の素子形成領
域以外の領域を異方性エッチングを用いてエッチング
し、所定の深さの溝をシリコン基板に形成する工程と、
前記溝内と前記ポリシリコン膜表面を薄く熱酸化する工
程と、前記溝がシリコン酸化膜で埋め込まれるようにシ
リコン酸化膜を基板全面に堆積する工程と、前記シリコ
ン酸化膜の表面を平坦化して前記ポリシリコン膜を露出
させるとともにシリコン酸化膜の平坦化された表面が、
素子が形成されるシリコン基板表面より高くなるように
する工程と、前記ポリシリコン膜を除去した後、素子形
成領域上の前記熱酸化膜を除去すると同時に前記シリコ
ン酸化膜を所定の位置までエッチバックする工程と、を
備えていることを特徴とする半導体装置の製造方法。