JPH06181208A - アルミニウム合金電極配線の形成方法 - Google Patents
アルミニウム合金電極配線の形成方法Info
- Publication number
- JPH06181208A JPH06181208A JP33335592A JP33335592A JPH06181208A JP H06181208 A JPH06181208 A JP H06181208A JP 33335592 A JP33335592 A JP 33335592A JP 33335592 A JP33335592 A JP 33335592A JP H06181208 A JPH06181208 A JP H06181208A
- Authority
- JP
- Japan
- Prior art keywords
- electrode wiring
- film
- alloy
- pure
- aluminum alloy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
Abstract
(57)【要約】
【目的】 ＴＦＴマトリクスに配設されるアルミニウム
合金電極配線の形成方法に関し、ウェットエッチング手
段によるアルミニウム合金電極配線のパターニングに際
してＡｌ合金中に含まれる高融点金属のエッチング残渣
を基板上に残留せしめないようにすることを目的とす
る。 【構成】 一真空雰囲気中で基板１上に配線の下地膜と
して純アルミニウム膜２を被着する工程、続いて同真空
雰囲気中で該純アルミニウム下地膜２上にアルミニウム
合金膜３を該純アルミニウム下地膜２よりも厚く被着す
る工程、該アルミニウム合金膜３と該純アルミニウム下
地膜２を、燐酸を主成分とするエッチング液を用いたウ
ェットエッチング手段により電極配線パターン3G形状に
一括パターニングする工程を有するように構成する。
合金電極配線の形成方法に関し、ウェットエッチング手
段によるアルミニウム合金電極配線のパターニングに際
してＡｌ合金中に含まれる高融点金属のエッチング残渣
を基板上に残留せしめないようにすることを目的とす
る。 【構成】 一真空雰囲気中で基板１上に配線の下地膜と
して純アルミニウム膜２を被着する工程、続いて同真空
雰囲気中で該純アルミニウム下地膜２上にアルミニウム
合金膜３を該純アルミニウム下地膜２よりも厚く被着す
る工程、該アルミニウム合金膜３と該純アルミニウム下
地膜２を、燐酸を主成分とするエッチング液を用いたウ
ェットエッチング手段により電極配線パターン3G形状に
一括パターニングする工程を有するように構成する。
Description
【０００１】
【産業上の利用分野】本発明はアルミニウム合金電極配
線の形成方法、特に液晶ディスプレイやエレクトロルミ
ネッセンス等の駆動に用いる薄膜トランジスタ（ＴＦ
Ｔ）マトリクスに配設されるアルミニウム合金電極配線
の形成方法に関する。
線の形成方法、特に液晶ディスプレイやエレクトロルミ
ネッセンス等の駆動に用いる薄膜トランジスタ（ＴＦ
Ｔ）マトリクスに配設されるアルミニウム合金電極配線
の形成方法に関する。
【０００２】近年、液晶ディスプレイにおいてはより大
画面のものが求められており、それらの製造技術の開発
が急務になっている。特に、低コストでＴＦＴマトリク
スパネルを製造するために、製造歩留りを向上させるこ
とが強く望まれている。
画面のものが求められており、それらの製造技術の開発
が急務になっている。特に、低コストでＴＦＴマトリク
スパネルを製造するために、製造歩留りを向上させるこ
とが強く望まれている。
【０００３】
【従来の技術】アルミニウム（Ａｌ）は低抵抗で且つ安
価であることにより、半導体装置の配線材料として従来
から広く用いられていた。しかし純Ａｌを配線に用いた
際には、熱によりヒロックやウィスカが発生し配線の信
頼性が低下するという問題が生ずる。そこで、純Ａｌ中
にシリコン（Ｓｉ）やチタン（Ｔｉ）等の高融点金属を
数パーセント添加して上記ヒロックやウィスカの発生を
抑えたＡｌ合金材料が、熱に対して安定な電極配線材料
として多く用いられるようになった。
価であることにより、半導体装置の配線材料として従来
から広く用いられていた。しかし純Ａｌを配線に用いた
際には、熱によりヒロックやウィスカが発生し配線の信
頼性が低下するという問題が生ずる。そこで、純Ａｌ中
にシリコン（Ｓｉ）やチタン（Ｔｉ）等の高融点金属を
数パーセント添加して上記ヒロックやウィスカの発生を
抑えたＡｌ合金材料が、熱に対して安定な電極配線材料
として多く用いられるようになった。
【０００４】一方、ＴＦＴマトリクスにおいては、半導
体装置に比べて電極配線形成基板の面積が著しく大き
く、且つ形成する電極配線の幅もかなり大きいことか
ら、電極配線のパターニングが、従来から燐酸系の液に
よるウェットエッチング方法によってなされていた。
体装置に比べて電極配線形成基板の面積が著しく大き
く、且つ形成する電極配線の幅もかなり大きいことか
ら、電極配線のパターニングが、従来から燐酸系の液に
よるウェットエッチング方法によってなされていた。
【０００５】このウェットエッチング方法は、純Ａｌに
対しては適した方法であり、特に問題を発生しない。し
かしながら、上記燐酸系の液によるウェットエッチング
方法を、前記高融点金属を含んだＡｌ合金材料を用いた
電極配線形成に際しての前記Ａｌ合金膜のパターニング
に適用した場合、Ａｌ合金中に含まれるＳｉやＴｉ等の
高融点金属がＡｌ合金膜のエッチング除去された基板表
面にエッチング残渣として残留し、特にＴＦＴマトリク
スパネルでは上記基板面に残留する高融点金属のエッチ
ング残渣によって電極配線間にリーク電流を生じ、この
リーク電流によってＴＦＴマトリクスパネルの正常動作
が損なわれるという問題があった。
対しては適した方法であり、特に問題を発生しない。し
かしながら、上記燐酸系の液によるウェットエッチング
方法を、前記高融点金属を含んだＡｌ合金材料を用いた
電極配線形成に際しての前記Ａｌ合金膜のパターニング
に適用した場合、Ａｌ合金中に含まれるＳｉやＴｉ等の
高融点金属がＡｌ合金膜のエッチング除去された基板表
面にエッチング残渣として残留し、特にＴＦＴマトリク
スパネルでは上記基板面に残留する高融点金属のエッチ
ング残渣によって電極配線間にリーク電流を生じ、この
リーク電流によってＴＦＴマトリクスパネルの正常動作
が損なわれるという問題があった。
【０００６】
【発明が解決しようとする課題】そこで本発明は、燐酸
系の液によるウェットエッチング方法によるＡｌ合金電
極配線のパターニングに際して、Ａｌ合金中に含まれる
高融点金属をエッチング残渣として基板上に残留させる
ことのないＡｌ合金電極配線の形成方法を提供すること
を目的とする。
系の液によるウェットエッチング方法によるＡｌ合金電
極配線のパターニングに際して、Ａｌ合金中に含まれる
高融点金属をエッチング残渣として基板上に残留させる
ことのないＡｌ合金電極配線の形成方法を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】上記課題の解決は、一真
空雰囲気中で基板上に純アルミニウム下地膜を被着する
工程、続いて同一真空雰囲気中で該純アルミニウム下地
膜上に配線材料のアルミニウム合金膜を該純アルミニウ
ム下地膜よりも厚く被着する工程、該アルミニウム合金
膜と該純アルミニウム下地膜を、燐酸を主成分とするエ
ッチング液を用いたウェットエッチング手段により電極
配線パターン形状に一括パターニングする工程を有する
本発明によるアルミニウム合金電極配線の形成方法によ
って達成される。
空雰囲気中で基板上に純アルミニウム下地膜を被着する
工程、続いて同一真空雰囲気中で該純アルミニウム下地
膜上に配線材料のアルミニウム合金膜を該純アルミニウ
ム下地膜よりも厚く被着する工程、該アルミニウム合金
膜と該純アルミニウム下地膜を、燐酸を主成分とするエ
ッチング液を用いたウェットエッチング手段により電極
配線パターン形状に一括パターニングする工程を有する
本発明によるアルミニウム合金電極配線の形成方法によ
って達成される。
【０００８】
【作用】即ち本発明の方法においては、配線材料のＡｌ
合金膜を形成するに先立って、一真空雰囲気中における
スパッタ法等のＰＶＤ手段により基板の全面上に電極配
線の下地膜として純Ａｌ膜を数10〜数100 Å程度の厚さ
で薄く被着させた後、引き続いて同一真空雰囲気中にお
けるＰＶＤ手段により前記純Ａｌ下地膜上に主たる電極
配線材料のＡｌ合金膜を通常通り1000〜5000Å程度の厚
さに被着し、このＡｌ合金膜と前記純Ａｌ下地膜とを燐
酸を主成分とするエッチング液によるウェットエッチン
グ手段により電極配線形状に一括パターニングする。
合金膜を形成するに先立って、一真空雰囲気中における
スパッタ法等のＰＶＤ手段により基板の全面上に電極配
線の下地膜として純Ａｌ膜を数10〜数100 Å程度の厚さ
で薄く被着させた後、引き続いて同一真空雰囲気中にお
けるＰＶＤ手段により前記純Ａｌ下地膜上に主たる電極
配線材料のＡｌ合金膜を通常通り1000〜5000Å程度の厚
さに被着し、このＡｌ合金膜と前記純Ａｌ下地膜とを燐
酸を主成分とするエッチング液によるウェットエッチン
グ手段により電極配線形状に一括パターニングする。
【０００９】このようにすると、上部のＡｌ合金膜がエ
ッチングされ終わった時点で、Ａｌ合金膜中に含まれて
いた高融点金属のエッチング残渣は、基板面に触れず純
Ａｌ下地膜上に残留する。そのため、このエッチング残
渣は引き続いて上記純Ａｌ下地膜がエッチングされる
際、この下地膜と共にリフトオフされて容易に且つ完全
に除去されるので、主たる電極配線材料のＡｌ合金膜及
びその下部の純Ａｌ下地膜が共にエッチング除去された
基板の表出面上に上記Ａｌ合金膜中に含まれていた高融
点金属のエッチング残渣が残留することはなくなる。従
って、上記エッチング残渣を介して発生するＡｌ合金電
極配線間の電流リークは防止される。
ッチングされ終わった時点で、Ａｌ合金膜中に含まれて
いた高融点金属のエッチング残渣は、基板面に触れず純
Ａｌ下地膜上に残留する。そのため、このエッチング残
渣は引き続いて上記純Ａｌ下地膜がエッチングされる
際、この下地膜と共にリフトオフされて容易に且つ完全
に除去されるので、主たる電極配線材料のＡｌ合金膜及
びその下部の純Ａｌ下地膜が共にエッチング除去された
基板の表出面上に上記Ａｌ合金膜中に含まれていた高融
点金属のエッチング残渣が残留することはなくなる。従
って、上記エッチング残渣を介して発生するＡｌ合金電
極配線間の電流リークは防止される。
【００１０】
【実施例】以下本発明を、図示実施例により具体的に説
明する。図１及び図２は本発明の一実施例の要部を示す
工程断面図、図３及び図４は本発明の他の実施例の要部
を示す工程断面図である。全図を通じ同一対象物は同一
符合で示す。
明する。図１及び図２は本発明の一実施例の要部を示す
工程断面図、図３及び図４は本発明の他の実施例の要部
を示す工程断面図である。全図を通じ同一対象物は同一
符合で示す。
【００１１】図１(a) 参照 本発明の方法を適用してＡｌ合金からなるゲート電極配
線を有する下ゲート逆スタガード型ＴＦＴマトリクスを
形成するに際しては、ガラス等よりなる透明絶縁基板１
の全面上に一真空容器中における連続スパッタ法によ
り、基板１面に直に被着する例えば厚さ 100Å程度の純
Ａｌ下地膜２と、その上部に被着する主たる配線材料の
例えば厚さ1000Å程度のＡｌ−１％Ｓｉ合金膜３を形成
する。
線を有する下ゲート逆スタガード型ＴＦＴマトリクスを
形成するに際しては、ガラス等よりなる透明絶縁基板１
の全面上に一真空容器中における連続スパッタ法によ
り、基板１面に直に被着する例えば厚さ 100Å程度の純
Ａｌ下地膜２と、その上部に被着する主たる配線材料の
例えば厚さ1000Å程度のＡｌ−１％Ｓｉ合金膜３を形成
する。
【００１２】図１(b) 参照 次いで、フォトリソグラフィにより上記Ａｌ−１％Ｓｉ
合金膜３上にゲート電極配線の形状に対応するレジスト
パターン４を形成する。
合金膜３上にゲート電極配線の形状に対応するレジスト
パターン４を形成する。
【００１３】図１(c) 参照 次いで、上記レジストパターン４をマスクにし、燐酸を
主成分とするエッチング液、例えば、燐酸(HPO4)：硝酸
(HNO3)；酢酸(HAc) ：水(H2O) ＝15：１：３：１組成を
有する燐酸系混液を用い、表出するＡｌ−１％Ｓｉ合金
膜３及びその下部の純Ａｌ下地膜２を選択的に一括エッ
チング除去する。なおここで、Ａｌ−１％Ｓｉ合金膜３
が除去された時点で、Ａｌ−１％Ｓｉ合金膜３中に含ま
れていたＳｉのエッチング残渣が生ずるが、このＳｉ残
渣は純Ａｌ下地膜２上に付着堆積されるので、引き続い
て純Ａｌ下地膜２がエッチング除去される際にこの純Ａ
ｌ下地膜２と共にリフトオフされる。
主成分とするエッチング液、例えば、燐酸(HPO4)：硝酸
(HNO3)；酢酸(HAc) ：水(H2O) ＝15：１：３：１組成を
有する燐酸系混液を用い、表出するＡｌ−１％Ｓｉ合金
膜３及びその下部の純Ａｌ下地膜２を選択的に一括エッ
チング除去する。なおここで、Ａｌ−１％Ｓｉ合金膜３
が除去された時点で、Ａｌ−１％Ｓｉ合金膜３中に含ま
れていたＳｉのエッチング残渣が生ずるが、このＳｉ残
渣は純Ａｌ下地膜２上に付着堆積されるので、引き続い
て純Ａｌ下地膜２がエッチング除去される際にこの純Ａ
ｌ下地膜２と共にリフトオフされる。
【００１４】図１(d) 次いで、レジストパターン４をアセトン或いはレジスト
剥離液で除去し、透明絶縁基板１上に純Ａｌ下地膜２を
下部有するＡｌ１％Ｓｉ合金ゲート電極配線3Gが形成さ
れる。なお、前記のようにＡｌ１％Ｓｉ合金膜３中に含
まれていたＳｉのエッチング残渣はエッチング除去され
た純Ａｌ下地膜２と共にリフトオフされたので、上記ゲ
ート電極配線3Gが形成された透明絶縁基板１の表出面上
にＳｉ残渣が残留することはない。
剥離液で除去し、透明絶縁基板１上に純Ａｌ下地膜２を
下部有するＡｌ１％Ｓｉ合金ゲート電極配線3Gが形成さ
れる。なお、前記のようにＡｌ１％Ｓｉ合金膜３中に含
まれていたＳｉのエッチング残渣はエッチング除去され
た純Ａｌ下地膜２と共にリフトオフされたので、上記ゲ
ート電極配線3Gが形成された透明絶縁基板１の表出面上
にＳｉ残渣が残留することはない。
【００１５】以上が、本発明に係るＡｌ合金電極配線形
成方法の適用である。 図１(e) 参照 次いで、通常通りＡｌ１％Ｓｉ合金ゲート電極配線3Gの
形成された透明絶縁基板１上に、スパッタ等のＰＶＤ法
による厚さ4000Å程度の窒化シリコン(Si3N4)ゲート絶
縁膜５と、厚さ 150Å程度のアモーファスシリコン(a-S
i)動作層６及び厚さ1500Å程度のSi3N4 チャネル保護膜
７を連続して積層形成する。
成方法の適用である。 図１(e) 参照 次いで、通常通りＡｌ１％Ｓｉ合金ゲート電極配線3Gの
形成された透明絶縁基板１上に、スパッタ等のＰＶＤ法
による厚さ4000Å程度の窒化シリコン(Si3N4)ゲート絶
縁膜５と、厚さ 150Å程度のアモーファスシリコン(a-S
i)動作層６及び厚さ1500Å程度のSi3N4 チャネル保護膜
７を連続して積層形成する。
【００１６】図２(a) 参照 次いで、上記基板上に図示しないレジスト膜を形成し、
基板１の裏面側からゲート電極3Gをマスクにして露光を
行い、現像を行ってゲート電極配線3Gに自己整合する図
示しないレジストパターンを形成し、このレジストパタ
ーンをマスクにしドライエッチング手段によりSi3N4 チ
ャネル保護膜７を選択的にエッチングし、次いでレジス
トパターンを除去して、図示のようにゲート電極配線3G
の上部のa-Si動作層６上にSi3N4 チャネル保護パターン
7Pを形成する。
基板１の裏面側からゲート電極3Gをマスクにして露光を
行い、現像を行ってゲート電極配線3Gに自己整合する図
示しないレジストパターンを形成し、このレジストパタ
ーンをマスクにしドライエッチング手段によりSi3N4 チ
ャネル保護膜７を選択的にエッチングし、次いでレジス
トパターンを除去して、図示のようにゲート電極配線3G
の上部のa-Si動作層６上にSi3N4 チャネル保護パターン
7Pを形成する。
【００１７】図２(b) 参照 次いで、上記基板上にプラズマＣＶＤ（Ｐ−ＣＶＤ）法
により厚さ 200Å程度のｎ+ 型a-Si層を形成し、次いで
ＰＶＤ法により厚さ1000Å程度のチタン(Ti)膜を形成
し、ドライエッチング手段によりこれらを一括パターニ
ングして、ｎ+ 型a-Siドレインコンタクト層8Dとその上
部のTiドレイン電極配線9D及びｎ+ 型a-Siソースコンタ
クト層8Sとその上部のTiソース電極配線9Sを形成し、更
に表出するa-Si動作層６をエッチング除去する。
により厚さ 200Å程度のｎ+ 型a-Si層を形成し、次いで
ＰＶＤ法により厚さ1000Å程度のチタン(Ti)膜を形成
し、ドライエッチング手段によりこれらを一括パターニ
ングして、ｎ+ 型a-Siドレインコンタクト層8Dとその上
部のTiドレイン電極配線9D及びｎ+ 型a-Siソースコンタ
クト層8Sとその上部のTiソース電極配線9Sを形成し、更
に表出するa-Si動作層６をエッチング除去する。
【００１８】図２(c) 参照 次いで、上記基板上にインジューム(In)と錫(Sn)の酸化
物よりなる透明で導電性を有するＩＴＯ層をＰＶＤによ
り厚さ1000Å程度に形成し、レジストをマスクにし例え
ば塩酸(HCl) と塩化鉄(FeCl3) の混液によりパターニン
グを行って、Si 3N4 ゲート絶縁膜４の表出面上に前記Ti
ソース電極配線9Sと接続するＩＴＯの透明画素電極10を
形成し、本発明をゲート電極の形成に適用した逆スタガ
ード型ＴＦＴマトリクスが完成する。
物よりなる透明で導電性を有するＩＴＯ層をＰＶＤによ
り厚さ1000Å程度に形成し、レジストをマスクにし例え
ば塩酸(HCl) と塩化鉄(FeCl3) の混液によりパターニン
グを行って、Si 3N4 ゲート絶縁膜４の表出面上に前記Ti
ソース電極配線9Sと接続するＩＴＯの透明画素電極10を
形成し、本発明をゲート電極の形成に適用した逆スタガ
ード型ＴＦＴマトリクスが完成する。
【００１９】この実施例に示されるように、上記ＴＦＴ
マトリクスのゲート電極配線にＡｌ−Ｓｉ合金を用いる
際に本発明を適用すれば、Ａｌ−Ｓｉ合金配線のパター
ニングに際して発生するＳｉのエッチング残渣がゲート
電極配線3Gが配設される透明絶縁基板１上に残留するこ
とがなくなるので、隣接するゲート電極配線間の高絶縁
性は確保されて電流リークが防止される。
マトリクスのゲート電極配線にＡｌ−Ｓｉ合金を用いる
際に本発明を適用すれば、Ａｌ−Ｓｉ合金配線のパター
ニングに際して発生するＳｉのエッチング残渣がゲート
電極配線3Gが配設される透明絶縁基板１上に残留するこ
とがなくなるので、隣接するゲート電極配線間の高絶縁
性は確保されて電流リークが防止される。
【００２０】また、本発明をソース及びドレイン電極配
線に適用して逆スタガード型ＴＦＴマトリクスを製造す
る際は、例えば次のように行われる。 図３(a) 参照 先ず、透明絶縁基板１上にスパッタ法により厚さ1000Å
程度の純Ａｌ膜を形成し、通常のフォトリソグラフィ及
びエッチング工程を経てＡｌゲート電極配線11を形成す
る。
線に適用して逆スタガード型ＴＦＴマトリクスを製造す
る際は、例えば次のように行われる。 図３(a) 参照 先ず、透明絶縁基板１上にスパッタ法により厚さ1000Å
程度の純Ａｌ膜を形成し、通常のフォトリソグラフィ及
びエッチング工程を経てＡｌゲート電極配線11を形成す
る。
【００２１】図３(b) 参照 次いで、ＰＶＤ法により厚さ4000Å程度のSi3N4 ゲート
絶縁膜５と、厚さ 150Å程度のa-Si動作層６及び厚さ15
00Å程度のSi3N4 チャネル保護層７を連続して積層形成
する。
絶縁膜５と、厚さ 150Å程度のa-Si動作層６及び厚さ15
00Å程度のSi3N4 チャネル保護層７を連続して積層形成
する。
【００２２】図３(c) 参照 次いで、前記実施例同様のフォトリソグラフィ手段によ
り上記Si3N4 チャネル保護層７をパターニングし、Si3N
4 チャネル保護パターン7Pを形成する。
り上記Si3N4 チャネル保護層７をパターニングし、Si3N
4 チャネル保護パターン7Pを形成する。
【００２３】図３(d) 参照 次いで上記基板上にＰ−ＣＶＤ法により厚さ 500Å程度
のｎ+ 型a-Siオーミックコンタクト層を形成し、通常の
フォトリソグラフィ手段を用いパターニングを行ってｎ
+ 型a-Siドレインコンタクト層8D及びｎ+ 型a-Siソース
コンタクト層8Sを形成し、次いで表出するa-Si動作層６
をエッチング除去する。
のｎ+ 型a-Siオーミックコンタクト層を形成し、通常の
フォトリソグラフィ手段を用いパターニングを行ってｎ
+ 型a-Siドレインコンタクト層8D及びｎ+ 型a-Siソース
コンタクト層8Sを形成し、次いで表出するa-Si動作層６
をエッチング除去する。
【００２４】図４(a) 参照 次いで、上記基板上にスパッタ法により厚さ 100Å程度
の純Ａｌ下地膜２と厚さ1000Å程度のＡｌ−１％Ｓｉ合
金膜13を連続して積層形成する。
の純Ａｌ下地膜２と厚さ1000Å程度のＡｌ−１％Ｓｉ合
金膜13を連続して積層形成する。
【００２５】図４(b) 参照 次いで、通常のフォトリソグラフィ手段によりＡｌ−１
％Ｓｉ合金膜13上にドレイン電極配線に対応する形状の
レジストパターン12D とソース電極配線に対応する形状
のレジストパターン12S を形成する。
％Ｓｉ合金膜13上にドレイン電極配線に対応する形状の
レジストパターン12D とソース電極配線に対応する形状
のレジストパターン12S を形成する。
【００２６】図４(c) 参照 次いで、上記レジストパターン12D 及び12S をマスクに
し、前記実施例同様のHPO4：HNO3：HAc ：H2O ＝15：
１：３：１組成を有する燐酸系混液によるウェットエッ
チング手段によりＡｌ−１％Ｓｉ合金膜13と純Ａｌ下地
膜２とを選択的に連続してエッチング除去し、下部に純
Ａｌ下地膜２を有しこの純Ａｌ下地膜２を介してｎ+ 型
a-Siドレインコンタクト層8D及びｎ+ 型a-Siソースコン
タクト層8Sにそれぞれ接するＡｌ−１％Ｓｉ合金ドレイ
ン電極配線13D 及びＡｌ−１％Ｓｉ合金ソース電極配線
13S を形成する。
し、前記実施例同様のHPO4：HNO3：HAc ：H2O ＝15：
１：３：１組成を有する燐酸系混液によるウェットエッ
チング手段によりＡｌ−１％Ｓｉ合金膜13と純Ａｌ下地
膜２とを選択的に連続してエッチング除去し、下部に純
Ａｌ下地膜２を有しこの純Ａｌ下地膜２を介してｎ+ 型
a-Siドレインコンタクト層8D及びｎ+ 型a-Siソースコン
タクト層8Sにそれぞれ接するＡｌ−１％Ｓｉ合金ドレイ
ン電極配線13D 及びＡｌ−１％Ｓｉ合金ソース電極配線
13S を形成する。
【００２７】なおこの際も、Ａｌ−１％Ｓｉ合金膜13の
エッチングにおいて生じたＳｉ残渣はその下部の純Ａｌ
下地膜２のエッチングと共にリフトオフされるので、Si
3N4ゲート絶縁膜５の表出面上にＳｉ残渣が残留付着す
ることはない。
エッチングにおいて生じたＳｉ残渣はその下部の純Ａｌ
下地膜２のエッチングと共にリフトオフされるので、Si
3N4ゲート絶縁膜５の表出面上にＳｉ残渣が残留付着す
ることはない。
【００２８】図４(d) 参照 次いでレジストパターン12D 及び12S を除去した後、前
記実施例同様の方法によりゲート絶縁膜５の表出面上に
Ａｌ−１％Ｓｉ合金ソース電極配線13S に接続するＩＴ
Ｏの透明画素電極10を形成し、本発明の方法をドレイン
電極配線とソース電極配線に適用した逆スタガード型Ｔ
ＦＴマトリクスが完成する。
記実施例同様の方法によりゲート絶縁膜５の表出面上に
Ａｌ−１％Ｓｉ合金ソース電極配線13S に接続するＩＴ
Ｏの透明画素電極10を形成し、本発明の方法をドレイン
電極配線とソース電極配線に適用した逆スタガード型Ｔ
ＦＴマトリクスが完成する。
【００２９】この実施例に示されるように、上記ＴＦＴ
マトリクスのドレイン電極配線13D及びソース電極配線1
3SにＡｌ−Ｓｉ合金を用いる際に本発明を適用すれば、
Ａｌ−Ｓｉ合金配線のパターニングに際して発生するＳ
ｉのエッチング残渣が透明画素電極10が配設されるゲー
ト絶縁膜５上に残留することがなくなるので、ドレイン
電極配線13D と電位の異なる透明画素電極10の間の高絶
縁性は確保されてその間の電流リークは防止される。
マトリクスのドレイン電極配線13D及びソース電極配線1
3SにＡｌ−Ｓｉ合金を用いる際に本発明を適用すれば、
Ａｌ−Ｓｉ合金配線のパターニングに際して発生するＳ
ｉのエッチング残渣が透明画素電極10が配設されるゲー
ト絶縁膜５上に残留することがなくなるので、ドレイン
電極配線13D と電位の異なる透明画素電極10の間の高絶
縁性は確保されてその間の電流リークは防止される。
【００３０】なお実施例においては、ゲート電極配線あ
るいはドレイン電極配線及びソース電極配線にＡｌ−Ｓ
ｉ合金を用いたが、本発明は上記電極配線にＴｉ等Ｓｉ
以外の高融点金属を含んだＡｌ合金を用いる際にも同様
の効果を奏する。
るいはドレイン電極配線及びソース電極配線にＡｌ−Ｓ
ｉ合金を用いたが、本発明は上記電極配線にＴｉ等Ｓｉ
以外の高融点金属を含んだＡｌ合金を用いる際にも同様
の効果を奏する。
【００３１】また本発明は正スタガード型ＴＦＴマトリ
クスにも有効に適用される。
クスにも有効に適用される。
【００３２】
【発明の効果】以上説明のように本発明によれば、Ａｌ
合金電極配線の下地に純Ａｌ膜を薄く形成することで、
エッチング後に基板面に残留するＴｉやＳｉ等合金成分
の残渣が全くなくなる。従って上記合金成分のエッチン
グ残渣に起因して生じていた電極配線間のリーク電流は
防止され、ＴＦＴマトリクスパネル等の製造歩留りや信
頼正が向上する。
合金電極配線の下地に純Ａｌ膜を薄く形成することで、
エッチング後に基板面に残留するＴｉやＳｉ等合金成分
の残渣が全くなくなる。従って上記合金成分のエッチン
グ残渣に起因して生じていた電極配線間のリーク電流は
防止され、ＴＦＴマトリクスパネル等の製造歩留りや信
頼正が向上する。
【図１】 本発明の一実施例の工程断面図（その１）
【図２】 本発明の一実施例の工程断面図（その２）
【図３】 本発明の他の実施例の工程断面図（その１）
【図４】 本発明の他の実施例の工程断面図（その２）
１ 透明絶縁基板 ２ 純Ａｌ下地膜 ３ Ａｌ−１％Ｓｉ合金膜 ４ レジストパターン ５ Si3N4 ゲート絶縁膜 ６ a-Si動作層 ７ Si3N4 チャネル保護膜 7G Si3N4 チャネル保護パターン 8D ｎ+ 型a-Siドレインコンタクト層 8S ｎ+ 型a-Siソースコンタクト層 9D Tiドレイン電極配線 9S Tiソース電極配線 10 透明画素電極 11 純Ａｌゲート電極配線 12S 、12D レジストパターン 13 Ａｌ−１％Ｓｉ合金膜 13D Ａｌ−１％Ｓｉ合金ドレイン電極配線 13S Ａｌ−１％Ｓｉ合金ソース電極配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｇ
Claims (1)
- 【請求項１】 一真空雰囲気中で基板上に純アルミニウ
ム下地膜を被着する工程、 続いて同真空雰囲気中で該
純アルミニウム下地膜上にアルミニウム合金膜を該純ア
ルミニウム下地膜よれも厚く被着する工程、 該アルミニウム合金膜と該純アルミニウム下地膜を、燐
酸を主成分とするエッチング液を用いたウェットエッチ
ング手段により電極配線パターン形状に一括パターニン
グする工程を有することを特徴とするアルミニウム合金
電極配線の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33335592A JPH06181208A (ja) | 1992-12-15 | 1992-12-15 | アルミニウム合金電極配線の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33335592A JPH06181208A (ja) | 1992-12-15 | 1992-12-15 | アルミニウム合金電極配線の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06181208A true JPH06181208A (ja) | 1994-06-28 |
Family
ID=18265189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33335592A Pending JPH06181208A (ja) | 1992-12-15 | 1992-12-15 | アルミニウム合金電極配線の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06181208A (ja) |
-
1992
- 1992-12-15 JP JP33335592A patent/JPH06181208A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4169896B2 (ja) | 薄膜トランジスタとその製造方法 | |
| US6339230B1 (en) | Method for manufacturing a liquid crystal display | |
| US6859252B2 (en) | Active matrix substrate and manufacturing method thereof | |
| JP2009290223A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP4169811B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH1093102A (ja) | 薄膜トランジスタの製造方法 | |
| JPH05323373A (ja) | 薄膜トランジスタパネルの製造方法 | |
| JPH0766423A (ja) | 液晶表示装置用アレイ基板 | |
| KR20100019233A (ko) | 박막 트랜지스터 기판 및 이의 제조 방법 | |
| JPH11264995A (ja) | 液晶表示装置の製造方法 | |
| JPH0690372B2 (ja) | 液晶表示素子 | |
| JPH06181208A (ja) | アルミニウム合金電極配線の形成方法 | |
| JPH06104241A (ja) | アルミニウム電極のパターニング方法 | |
| KR101731914B1 (ko) | 액정 표시 장치 및 이의 제조 방법 | |
| JP2856376B2 (ja) | アクティブマトリクス基板 | |
| JPH10301127A (ja) | 透明導電膜のパターニング方法 | |
| JPH06294973A (ja) | 液晶表示装置用アレイ基板 | |
| JPH0766422A (ja) | 液晶表示装置用アレイ基板 | |
| JP2879746B2 (ja) | 半導体パネル | |
| JPH039569A (ja) | 薄膜トランジスタ | |
| JP3221094B2 (ja) | アクティブマトリクスパネル及びその製造方法 | |
| JPH04357832A (ja) | エッチング方法および薄膜トランジスタの製造方法 | |
| JPH05251701A (ja) | 薄膜トランジスタの形成方法 | |
| KR100709707B1 (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
| JP3208646B2 (ja) | 液晶表示装置およびその製法 |