JPH06176838A - 配線板及びｉｃパッケージ - Google Patents
配線板及びｉｃパッケージInfo
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- JPH06176838A JPH06176838A JP32645492A JP32645492A JPH06176838A JP H06176838 A JPH06176838 A JP H06176838A JP 32645492 A JP32645492 A JP 32645492A JP 32645492 A JP32645492 A JP 32645492A JP H06176838 A JPH06176838 A JP H06176838A
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- Japan
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- wiring board
- pattern
- package
- wiring
- wiring pattern
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
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- Structure Of Printed Boards (AREA)
- Connecting Device With Holders (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Abstract
(57)【要約】
【目的】電源パターンとＧＮＤパターンとの結合容量を
大きくとることができる配線板を提供する。 【構成】ＩＣの電源ピンに接続される第１の配線パター
ン２と、ＩＣのＧＮＤピンに接続される第２の配線パタ
ーン３とを備える配線板であって、第１の配線パターン
２と、第２の配線パターン３とが、互いに同一平面上で
クシ型に対向する形状に形成されている。
大きくとることができる配線板を提供する。 【構成】ＩＣの電源ピンに接続される第１の配線パター
ン２と、ＩＣのＧＮＤピンに接続される第２の配線パタ
ーン３とを備える配線板であって、第１の配線パターン
２と、第２の配線パターン３とが、互いに同一平面上で
クシ型に対向する形状に形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＣを実装するための
配線基板、及び内部に半導体回路を内蔵するＩＣパッケ
ージに関するものである。
配線基板、及び内部に半導体回路を内蔵するＩＣパッケ
ージに関するものである。
【０００２】
【従来の技術】近年、高周波の信号処理を行う半導体回
路が増加してきており、それに伴って、ＩＣを実装した
配線板の放射ノイズの問題がクローズアップされてきて
いる。従来、ＩＣを実装した配線板の放射ノイズ対策と
しては、図１５に示す様に配線板を２層構造とし、ＩＣ
の電源ピン１０４の近くに、比較的広い面積で、１層目
に電源パターン１０２を形成すると共に、２層目にＧＮ
Ｄパターン１０３を形成して互いに対向させるという方
法がとられていた。このように、電源パターンとＧＮＤ
パターンを広い面積で対向させることにより、結合容量
を大きくし、放射ノイズを低減させようとするわけであ
る。
路が増加してきており、それに伴って、ＩＣを実装した
配線板の放射ノイズの問題がクローズアップされてきて
いる。従来、ＩＣを実装した配線板の放射ノイズ対策と
しては、図１５に示す様に配線板を２層構造とし、ＩＣ
の電源ピン１０４の近くに、比較的広い面積で、１層目
に電源パターン１０２を形成すると共に、２層目にＧＮ
Ｄパターン１０３を形成して互いに対向させるという方
法がとられていた。このように、電源パターンとＧＮＤ
パターンを広い面積で対向させることにより、結合容量
を大きくし、放射ノイズを低減させようとするわけであ
る。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
従来例においては、通常、基板の厚みが１．６ｍｍと厚
いために、電源パターンとＧＮＤパターンの間隔を狭め
ることができず、また、基板の比誘電率が約５と低いた
め、電源パターンとＧＮＤパターンの容量を十分に大き
くすることができなかった。
従来例においては、通常、基板の厚みが１．６ｍｍと厚
いために、電源パターンとＧＮＤパターンの間隔を狭め
ることができず、また、基板の比誘電率が約５と低いた
め、電源パターンとＧＮＤパターンの容量を十分に大き
くすることができなかった。
【０００４】すなわち、電源パターンとＧＮＤパターン
の容量Ｃは、Ｃ＝ε0・εr・Ｓ／ｄ（ε0:真空中の誘電
率，εr:電極の間の物質の比誘電率，Ｓ: 対向する電極
の面積，ｄ: 電極間の距離）で表されるが、この式にお
いて、電極の面積が２ｃｍ2 としても、上記の基板の厚
みと、基板の比誘電率の値からすると、容量は約５．５
ＰＦ程度であり、大きな効果は得られない。
の容量Ｃは、Ｃ＝ε0・εr・Ｓ／ｄ（ε0:真空中の誘電
率，εr:電極の間の物質の比誘電率，Ｓ: 対向する電極
の面積，ｄ: 電極間の距離）で表されるが、この式にお
いて、電極の面積が２ｃｍ2 としても、上記の基板の厚
みと、基板の比誘電率の値からすると、容量は約５．５
ＰＦ程度であり、大きな効果は得られない。
【０００５】従って、本発明の第１の目的は、電源パタ
ーンとＧＮＤパターンとの結合容量を大きくとることが
できる配線板を提供することである。また、近年、情報
通信機器に使用されるＩＣは、より高速化が進み、基板
上の配線に起因する信号の反射や遅延時間が問題となっ
ている。反射ノイズとは、信号が伝搬する線路上におけ
るインピーダンスの不連続部において、信号が反射され
て波形歪みが発生することにより生ずるものである。一
般的には、信号の伝搬遅延時間の２倍が信号の立ち上が
り時間または立ち下がり時間より大きいと問題が生ず
る。ここで、図１６にサーキットテクノロジ誌vol.7 N
o.3(1992)P.196 に記載されている反射ノイズ発生の概
念図を示す。
ーンとＧＮＤパターンとの結合容量を大きくとることが
できる配線板を提供することである。また、近年、情報
通信機器に使用されるＩＣは、より高速化が進み、基板
上の配線に起因する信号の反射や遅延時間が問題となっ
ている。反射ノイズとは、信号が伝搬する線路上におけ
るインピーダンスの不連続部において、信号が反射され
て波形歪みが発生することにより生ずるものである。一
般的には、信号の伝搬遅延時間の２倍が信号の立ち上が
り時間または立ち下がり時間より大きいと問題が生ず
る。ここで、図１６にサーキットテクノロジ誌vol.7 N
o.3(1992)P.196 に記載されている反射ノイズ発生の概
念図を示す。
【０００６】信号の伝搬遅延時間をｔp とすると、 ｔp ＝１／ｃ・（εeff ）1/2 （ｃ：光速，εeff:実行比誘電率）と表すことができ
る。４層構造のプリント配線板を例にとると、基板の比
誘電率εr は４．８程度であり、空気の比誘電率を考慮
して実行比誘電率を求め、ｔp を計算すると、約０．０
６２（nsec／cm）となる。
る。４層構造のプリント配線板を例にとると、基板の比
誘電率εr は４．８程度であり、空気の比誘電率を考慮
して実行比誘電率を求め、ｔp を計算すると、約０．０
６２（nsec／cm）となる。
【０００７】従って、立ち上がり時間または立ち下がり
時間が１nsecのＩＣを使用した場合、配線の長さが約８
ｃｍ以上となると、反射ノイズを考慮して設計する必要
が生ずる。この様な反射ノイズ対策としては、インピー
ダンス整合をとる方法が知られている。基本的な方法と
しては、図１７に示す様な並列終端法と、図１８に示す
直列終端法がある。
時間が１nsecのＩＣを使用した場合、配線の長さが約８
ｃｍ以上となると、反射ノイズを考慮して設計する必要
が生ずる。この様な反射ノイズ対策としては、インピー
ダンス整合をとる方法が知られている。基本的な方法と
しては、図１７に示す様な並列終端法と、図１８に示す
直列終端法がある。
【０００８】しかしながら、上記の並列終端法や直列終
端法は、出力する端子が１つである場合については効果
があるが、同一結線に２つ以上の出力端子またはトラン
シーバーが含まれる場合、全ての出力端子から見て反射
ノイズを考慮することは困難である。つまり、図１７に
示す様に一筆書き並列終端法で結線した場合、ＩＣ端子
１１１の位置で出力した場合は良いが、ＩＣ端子１１２
が仮にトランシーバーであり、出力状態のときには、分
岐後の配線長が異なるため、反射による波形歪みが大き
くなる。これにより、立ち上がり、立ち下がり時間の速
い出力は誤動作の原因となる。
端法は、出力する端子が１つである場合については効果
があるが、同一結線に２つ以上の出力端子またはトラン
シーバーが含まれる場合、全ての出力端子から見て反射
ノイズを考慮することは困難である。つまり、図１７に
示す様に一筆書き並列終端法で結線した場合、ＩＣ端子
１１１の位置で出力した場合は良いが、ＩＣ端子１１２
が仮にトランシーバーであり、出力状態のときには、分
岐後の配線長が異なるため、反射による波形歪みが大き
くなる。これにより、立ち上がり、立ち下がり時間の速
い出力は誤動作の原因となる。
【０００９】また、図１８に示した直列終端法において
も、同様に、ＩＣ端子１３２が出力状態になるとインピ
ーダンスを整合することができなくなり、反射による波
形歪みが大きくなる。従って、本発明の第２の目的は、
同一結線上に２つ以上の出力端子が含まれる場合におい
ても、インピーダンス整合をとることができる回路パタ
ーンを有する配線板を提供することである。
も、同様に、ＩＣ端子１３２が出力状態になるとインピ
ーダンスを整合することができなくなり、反射による波
形歪みが大きくなる。従って、本発明の第２の目的は、
同一結線上に２つ以上の出力端子が含まれる場合におい
ても、インピーダンス整合をとることができる回路パタ
ーンを有する配線板を提供することである。
【００１０】また、近年、プリント配線板では、高密度
化が進み、実装密度が上昇してきている。そのため、Ｉ
Ｃ等のパッケージを有する多ピン半導体では、ピン密度
の向上やＪリード化によって部品投影面積の減少が図ら
れている。一方、最近、高周波の信号処理を行う回路が
増加しているため、放射ノイズの問題もクローズアップ
されてきている。従来、この様な放射ノイズは、配線基
板の配線パターンの引き方などにより抑える様にしてい
た。
化が進み、実装密度が上昇してきている。そのため、Ｉ
Ｃ等のパッケージを有する多ピン半導体では、ピン密度
の向上やＪリード化によって部品投影面積の減少が図ら
れている。一方、最近、高周波の信号処理を行う回路が
増加しているため、放射ノイズの問題もクローズアップ
されてきている。従来、この様な放射ノイズは、配線基
板の配線パターンの引き方などにより抑える様にしてい
た。
【００１１】しかしながら、上記の従来例においては、
実装密度の向上に関しては、ピン密度を増加させるなど
での対応には限界がある。また、ピン密度を増加させた
場合には、ＩＣを複数個平行に配置しようとした場合、
図１９に示す様に、配線パターンを曲げたりスルーホー
ルなどを用いて配線しなければならず、基板上の配線パ
ターンが複雑化してしまうという問題点があった。
実装密度の向上に関しては、ピン密度を増加させるなど
での対応には限界がある。また、ピン密度を増加させた
場合には、ＩＣを複数個平行に配置しようとした場合、
図１９に示す様に、配線パターンを曲げたりスルーホー
ルなどを用いて配線しなければならず、基板上の配線パ
ターンが複雑化してしまうという問題点があった。
【００１２】また、放射ノイズの問題に関しては、配線
基板からのノイズを抑えたとしても、ＩＣパッケージか
らのノイズ放射があるので、配線基板に対する対策だけ
では十分でない。従って、本発明の第３の目的は、ＩＣ
の実装密度の向上及び配線パターンの密度の向上を図る
ことができる共に、ＩＣパッケージからのノイズの放射
を抑制することのできるＩＣパッケージを提供すること
である。
基板からのノイズを抑えたとしても、ＩＣパッケージか
らのノイズ放射があるので、配線基板に対する対策だけ
では十分でない。従って、本発明の第３の目的は、ＩＣ
の実装密度の向上及び配線パターンの密度の向上を図る
ことができる共に、ＩＣパッケージからのノイズの放射
を抑制することのできるＩＣパッケージを提供すること
である。
【００１３】
【課題を解決するための手段】上述の課題を解決し、目
的を達成するために、本発明の配線板は、ＩＣの電源ピ
ンに接続される第１の配線パターンと、前記ＩＣのＧＮ
Ｄピンに接続される第２の配線パターンとを備える配線
板であって、前記第１の配線パターンと、前記第２の配
線パターンとが、互いに同一平面上でクシ型に対向する
形状に形成されていることを特徴としている。
的を達成するために、本発明の配線板は、ＩＣの電源ピ
ンに接続される第１の配線パターンと、前記ＩＣのＧＮ
Ｄピンに接続される第２の配線パターンとを備える配線
板であって、前記第１の配線パターンと、前記第２の配
線パターンとが、互いに同一平面上でクシ型に対向する
形状に形成されていることを特徴としている。
【００１４】また、この発明に係わる配線板において、
前記第１の配線パターンと前記第２の配線パターンのク
シ型に対向した部分の間及び上に、前記第１及び第２の
配線パターンを構成する材料の比誘電率よりも高い比誘
電率を有する材料から成る絶縁層が形成されていること
を特徴としている。また、この発明に係わる配線板にお
いて、前記絶縁層には、無機物が含まれていることを特
徴としている。
前記第１の配線パターンと前記第２の配線パターンのク
シ型に対向した部分の間及び上に、前記第１及び第２の
配線パターンを構成する材料の比誘電率よりも高い比誘
電率を有する材料から成る絶縁層が形成されていること
を特徴としている。また、この発明に係わる配線板にお
いて、前記絶縁層には、無機物が含まれていることを特
徴としている。
【００１５】また、この発明に係わる配線板において、
前記無機物は、セラミックであることを特徴としてい
る。また、この発明に係わる配線板において、前記無機
物は、ガラスであることを特徴としている。また、本発
明の配線板は、２個以上の信号を出力するＩＣ端子また
はトランシーバー端子を含む３個以上のＩＣ端子を結線
してデジタル回路を構成するための配線板であって、
前記３個以上のＩＣ端子を結線する配線パターンが、閉
じた回路となる様に形成されていることを特徴としてい
る。
前記無機物は、セラミックであることを特徴としてい
る。また、この発明に係わる配線板において、前記無機
物は、ガラスであることを特徴としている。また、本発
明の配線板は、２個以上の信号を出力するＩＣ端子また
はトランシーバー端子を含む３個以上のＩＣ端子を結線
してデジタル回路を構成するための配線板であって、
前記３個以上のＩＣ端子を結線する配線パターンが、閉
じた回路となる様に形成されていることを特徴としてい
る。
【００１６】また、この発明に係わる配線板において、
前記配線パターンが形成される基板が、樹脂とガラスク
ロスから成る基板、またはセラミックから成る基板、ま
たはフレキシブルな材料から成る基板であることを特徴
としている。また、本発明のＩＣパッケージは、内部に
半導体回路を内蔵する本体部と、一端部を前記半導体回
路に接続され、他端部を前記本体部から突出させた複数
のリードとを備えるＩＣパッケージであって、前記リー
ドが、他のＩＣと積み重ね可能な形状に形成されている
ことを特徴としている。
前記配線パターンが形成される基板が、樹脂とガラスク
ロスから成る基板、またはセラミックから成る基板、ま
たはフレキシブルな材料から成る基板であることを特徴
としている。また、本発明のＩＣパッケージは、内部に
半導体回路を内蔵する本体部と、一端部を前記半導体回
路に接続され、他端部を前記本体部から突出させた複数
のリードとを備えるＩＣパッケージであって、前記リー
ドが、他のＩＣと積み重ね可能な形状に形成されている
ことを特徴としている。
【００１７】また、この発明に係わるＩＣパッケージに
おいて、シールド効果を有するスタンドを介して互いに
積み重ね可能にされていることを特徴としている。ま
た、本発明のＩＣパッケージは、内部に半導体回路を内
蔵するパッケージ本体を備えるＩＣパッケージであっ
て、該パッケージ本体が平行四辺形状に形成されている
ことを特徴としている。
おいて、シールド効果を有するスタンドを介して互いに
積み重ね可能にされていることを特徴としている。ま
た、本発明のＩＣパッケージは、内部に半導体回路を内
蔵するパッケージ本体を備えるＩＣパッケージであっ
て、該パッケージ本体が平行四辺形状に形成されている
ことを特徴としている。
【００１８】
【作用】以上の様に、この発明に係わる配線板は構成さ
れているので、電源パターンとＧＮＤパターンとをクシ
型に対向した状態で配置することにより、複数層の基板
を積層する場合に比較して、電極間の距離（電源パター
ンとＧＮＤパターンの間の距離）を接近させることがで
きるので、結合容量を大きくすることが可能となり、放
射ノイズを低減させることができる。
れているので、電源パターンとＧＮＤパターンとをクシ
型に対向した状態で配置することにより、複数層の基板
を積層する場合に比較して、電極間の距離（電源パター
ンとＧＮＤパターンの間の距離）を接近させることがで
きるので、結合容量を大きくすることが可能となり、放
射ノイズを低減させることができる。
【００１９】また、３個以上のＩＣ端子を接続する場合
に、その配線パターンを閉じた回路となる様に基板上に
配置することにより、どのＩＣ端子が出力端子となって
も、直列終端と同様にインピーダンス整合をとることが
でき、反射による信号の歪みを低減させることができ
る。また、本発明に係わるＩＣパッケージは、上記の様
に構成されているので、ＩＣのリードを積み重ね可能な
形状とすることにより、１つのＩＣの上に別のＩＣを実
装することが可能となり、実装密度を向上させることが
できる。また、ノイズ放射の少ないパッケージを上段に
積み重ねることにより、下側のＩＣもこれによりシール
ドされた状態となり、ノイズ放射を低減させることがで
きる。
に、その配線パターンを閉じた回路となる様に基板上に
配置することにより、どのＩＣ端子が出力端子となって
も、直列終端と同様にインピーダンス整合をとることが
でき、反射による信号の歪みを低減させることができ
る。また、本発明に係わるＩＣパッケージは、上記の様
に構成されているので、ＩＣのリードを積み重ね可能な
形状とすることにより、１つのＩＣの上に別のＩＣを実
装することが可能となり、実装密度を向上させることが
できる。また、ノイズ放射の少ないパッケージを上段に
積み重ねることにより、下側のＩＣもこれによりシール
ドされた状態となり、ノイズ放射を低減させることがで
きる。
【００２０】また、ＩＣパッケージを菱形にすることに
より、配線パターンを直線的に配置することができるの
で、パターン長も短くなり、ＩＣの実装密度及び配線の
密度を向上させることが可能となる。
より、配線パターンを直線的に配置することができるの
で、パターン長も短くなり、ＩＣの実装密度及び配線の
密度を向上させることが可能となる。
【００２１】
【実施例】以下、本発明の好適な実施例について、添付
図面を参照して詳細に説明する。 （第１の実施例）図１は、第１の実施例の配線板の構造
を示す部分拡大図である。配線板は２層構造に形成され
ており、図１はその１層目を示している。
図面を参照して詳細に説明する。 （第１の実施例）図１は、第１の実施例の配線板の構造
を示す部分拡大図である。配線板は２層構造に形成され
ており、図１はその１層目を示している。
【００２２】図１において、参照番号２は電源パター
ン、３はＧＮＤパターンを夫々示している。電源パター
ン２とＧＮＤパターン３には、Ａで示した部分におい
て、クシ型部分２ａ，３ａが形成されている。電源パタ
ーン２及びＧＮＤパターン３の夫々のクシ型部分２ａ，
３ａは互いに対向する様に配置されている。一方、電源
パターン２の一端部は、不図示のＩＣの電源ピンが半田
付けされるランド４に接続されている。また、ＧＮＤパ
ターン３の一端部は、同じく不図示のＩＣのＧＮＤピン
が半田付けされるランド５に接続されている。また、７
はＩＣの信号ピンが半田付けされるランドを示してお
り、８は信号線を示している。６は１層目の配線パター
ンと２層目の配線パターンを接続するためのスルーホー
ルであり、２層目には同様のクシ型のパターンが形成さ
れている。ただし、クシ型のパターンは２層に渡って形
成されている必要はなく、どちらか１層だけでもよい。 （第２の実施例）図２及び図３は、第２の実施例の配線
板の構造を示す図である。図２は、第２の実施例の配線
板、すなわちデジタル回路基板の一部を示しており、図
３は図２にＢで示した部分を展開して示している。
ン、３はＧＮＤパターンを夫々示している。電源パター
ン２とＧＮＤパターン３には、Ａで示した部分におい
て、クシ型部分２ａ，３ａが形成されている。電源パタ
ーン２及びＧＮＤパターン３の夫々のクシ型部分２ａ，
３ａは互いに対向する様に配置されている。一方、電源
パターン２の一端部は、不図示のＩＣの電源ピンが半田
付けされるランド４に接続されている。また、ＧＮＤパ
ターン３の一端部は、同じく不図示のＩＣのＧＮＤピン
が半田付けされるランド５に接続されている。また、７
はＩＣの信号ピンが半田付けされるランドを示してお
り、８は信号線を示している。６は１層目の配線パター
ンと２層目の配線パターンを接続するためのスルーホー
ルであり、２層目には同様のクシ型のパターンが形成さ
れている。ただし、クシ型のパターンは２層に渡って形
成されている必要はなく、どちらか１層だけでもよい。 （第２の実施例）図２及び図３は、第２の実施例の配線
板の構造を示す図である。図２は、第２の実施例の配線
板、すなわちデジタル回路基板の一部を示しており、図
３は図２にＢで示した部分を展開して示している。
【００２３】図２及び図３において配線板は２層構造に
形成されている。図中参照番号１４，１５，１７で示さ
れるランドはデジタルＩＣであるゲートアレイ２０のＱ
ＦＰランドであり、電源ランド１４に接続される電源パ
ターン１２とＧＮＤランド１５に接続されるＧＮＤパタ
ーン１３はＣで示される部分においてクシ型に対向して
いる。
形成されている。図中参照番号１４，１５，１７で示さ
れるランドはデジタルＩＣであるゲートアレイ２０のＱ
ＦＰランドであり、電源ランド１４に接続される電源パ
ターン１２とＧＮＤランド１５に接続されるＧＮＤパタ
ーン１３はＣで示される部分においてクシ型に対向して
いる。
【００２４】同様に図中参照番号２４，２５，２７で示
されるランドは、デジタルＩＣである標準ロジックのイ
ンバーターランドであり、１４ピンタイプのＳＯＰを示
している。１４ピンタイプのインバーターとしては、例
えば７４ＨＣ０４，７４ＡＣ０４，７４ＡＬＳ０４，７
４ＡＳ０４等がある。そして、図２にＢで示した部分と
同様に電源ランド２４に接続される電源パターン２２
と、ＧＮＤランド２５に接続されるＧＮＤパターン２３
は、Ｄで示される部分においてクシ型に対向している。
されるランドは、デジタルＩＣである標準ロジックのイ
ンバーターランドであり、１４ピンタイプのＳＯＰを示
している。１４ピンタイプのインバーターとしては、例
えば７４ＨＣ０４，７４ＡＣ０４，７４ＡＬＳ０４，７
４ＡＳ０４等がある。そして、図２にＢで示した部分と
同様に電源ランド２４に接続される電源パターン２２
と、ＧＮＤランド２５に接続されるＧＮＤパターン２３
は、Ｄで示される部分においてクシ型に対向している。
【００２５】以上説明した様に、上記の第１及び第２の
実施例の配線板においては、同一平面上で電源パターン
とＧＮＤパターンをクシ型に対向させて配置しているの
で、従来の配線板に比較して同一面積で２倍以上の結合
容量を得ることができる。すなわち、同一平面上で、ク
シ型に電源パターンとＧＮＤパターンを交互に形成する
わけであるが、通常、配線パターンの幅及びパターン同
士の間隔は０．１ｍｍ程度まで小さくすることが十分可
能であるため、従来のように２つの層に電源パターンと
ＧＮＤパターンを配置する場合に比較して、電極間の距
離ｄを１／１６程度まで小さくすることができる。
実施例の配線板においては、同一平面上で電源パターン
とＧＮＤパターンをクシ型に対向させて配置しているの
で、従来の配線板に比較して同一面積で２倍以上の結合
容量を得ることができる。すなわち、同一平面上で、ク
シ型に電源パターンとＧＮＤパターンを交互に形成する
わけであるが、通常、配線パターンの幅及びパターン同
士の間隔は０．１ｍｍ程度まで小さくすることが十分可
能であるため、従来のように２つの層に電源パターンと
ＧＮＤパターンを配置する場合に比較して、電極間の距
離ｄを１／１６程度まで小さくすることができる。
【００２６】一方、例えば、面積が２ｃｍ2 の基板上の
領域に、パターン幅及びパターン間隔が０．１ｍｍで、
厚みが０．０５ｍｍのクシ型状のパターンを形成したと
すると、クシ型の電極同士の対向する面積Ｓは、理想的
には約９６ｍｍ2 となる。従って、電極同士の対向する
面積は従来の配線板に比較して１／２となるわけであ
る。
領域に、パターン幅及びパターン間隔が０．１ｍｍで、
厚みが０．０５ｍｍのクシ型状のパターンを形成したと
すると、クシ型の電極同士の対向する面積Ｓは、理想的
には約９６ｍｍ2 となる。従って、電極同士の対向する
面積は従来の配線板に比較して１／２となるわけであ
る。
【００２７】しかしながら前述した様に、電極間の距離
ｄは１／１６となるため、結果的には、第１及び第２の
実施例の配線板では、従来の配線板の約８倍の結合容量
を確保することができる（ただし、電極間には、基板と
同等の比誘電率の物質を配置するものとする）。また、
電極間に基板の比誘電率の２倍の比誘電率を持つ材料を
使用すれば、従来の基板の１６倍の結合容量を確保する
ことができる。例えば、電極間に絶縁材料として一般的
に使用されるエポキシ等の樹脂材料を用いた場合には、
その比誘電率は約３程度である。これに対し、セラミッ
ク、ガラス等の比誘電率は約９程度と大きい。しかしな
がら、これらセラミック、ガラス等を電極間の絶縁材料
として使用することはその加工上難しい面がある。その
ため、エポキシ等の樹脂材料にセラミック、ガラス等を
混入させて、その混合材料を絶縁材として電極間また
は、電極上に配置する。このような混合材は比誘電率が
５〜６程度になるので、このような材料を使用すること
により電源パターンとＧＮＤパターンの結合容量をより
大きくすることができる。 （第３の実施例）図４は、第３の実施例の配線板に形成
された配線パターンを模式的に示した図であり、図５
は、配線板上に実際にＩＣを実装した状態を示した図で
ある。この第３の実施例は、配線パターンにより４個の
ＩＣを接続する場合を示している。
ｄは１／１６となるため、結果的には、第１及び第２の
実施例の配線板では、従来の配線板の約８倍の結合容量
を確保することができる（ただし、電極間には、基板と
同等の比誘電率の物質を配置するものとする）。また、
電極間に基板の比誘電率の２倍の比誘電率を持つ材料を
使用すれば、従来の基板の１６倍の結合容量を確保する
ことができる。例えば、電極間に絶縁材料として一般的
に使用されるエポキシ等の樹脂材料を用いた場合には、
その比誘電率は約３程度である。これに対し、セラミッ
ク、ガラス等の比誘電率は約９程度と大きい。しかしな
がら、これらセラミック、ガラス等を電極間の絶縁材料
として使用することはその加工上難しい面がある。その
ため、エポキシ等の樹脂材料にセラミック、ガラス等を
混入させて、その混合材料を絶縁材として電極間また
は、電極上に配置する。このような混合材は比誘電率が
５〜６程度になるので、このような材料を使用すること
により電源パターンとＧＮＤパターンの結合容量をより
大きくすることができる。 （第３の実施例）図４は、第３の実施例の配線板に形成
された配線パターンを模式的に示した図であり、図５
は、配線板上に実際にＩＣを実装した状態を示した図で
ある。この第３の実施例は、配線パターンにより４個の
ＩＣを接続する場合を示している。
【００２８】図４において、参照番号３１は、トライス
テート出力のインバータバッファであり、図５における
ＩＣ４０のピン４４のロジックを示している。同様に、
図４における参照番号３２は、トランシーバーであり、
図５におけるＩＣ４１のピン４５のロジックを示してい
る。同様に参照番号３３はＩＣ４２のピン４６、３４は
ＩＣ４３のピン４７に夫々対応しており、図４における
抵抗３５は、図５における部品４８に対応している。
テート出力のインバータバッファであり、図５における
ＩＣ４０のピン４４のロジックを示している。同様に、
図４における参照番号３２は、トランシーバーであり、
図５におけるＩＣ４１のピン４５のロジックを示してい
る。同様に参照番号３３はＩＣ４２のピン４６、３４は
ＩＣ４３のピン４７に夫々対応しており、図４における
抵抗３５は、図５における部品４８に対応している。
【００２９】また、図４における参照番号３６，３７，
３８，３９で示した接続線は、図５における配線板の配
線パターン４９，５０，５１，５２に夫々対応してい
る。図４及び図５に示す様に、この第３の実施例におい
ては、４個のＩＣ端子４４，４５，４６，４７を結線す
る配線パターン４９，５０，５１，５２は閉じた回路と
なる様に結線されている。
３８，３９で示した接続線は、図５における配線板の配
線パターン４９，５０，５１，５２に夫々対応してい
る。図４及び図５に示す様に、この第３の実施例におい
ては、４個のＩＣ端子４４，４５，４６，４７を結線す
る配線パターン４９，５０，５１，５２は閉じた回路と
なる様に結線されている。
【００３０】なお、抵抗３５は、図５におけるピン４５
の出力インピーダンスと、配線板の配線パターンの特性
インピーダンスが整合していない場合に調整するための
終端抵抗である。以上説明した様に、この第３の実施例
の配線板によれば、２個以上の信号を出力するＩＣ端子
または双方向のトランシーバー端子を含んでいても、夫
々の端子に対してインピーダンス整合をとることがで
き、反射による信号波形歪みを小さくすることができ
る。 （第４の実施例）図６は、第４の実施例のＩＣパッケー
ジの構造を示した図であり、リード６３，６４を図示し
た様にＶ字形の形状とすることにより、ＩＣパッケージ
６１の上にＩＣパッケージ６２を積み重ねることを可能
としたものである。
の出力インピーダンスと、配線板の配線パターンの特性
インピーダンスが整合していない場合に調整するための
終端抵抗である。以上説明した様に、この第３の実施例
の配線板によれば、２個以上の信号を出力するＩＣ端子
または双方向のトランシーバー端子を含んでいても、夫
々の端子に対してインピーダンス整合をとることがで
き、反射による信号波形歪みを小さくすることができ
る。 （第４の実施例）図６は、第４の実施例のＩＣパッケー
ジの構造を示した図であり、リード６３，６４を図示し
た様にＶ字形の形状とすることにより、ＩＣパッケージ
６１の上にＩＣパッケージ６２を積み重ねることを可能
としたものである。
【００３１】図７及び図８は、図６の側面図であり、Ｉ
Ｃパッケージ６１と６２の上下の大きさは問わない。 （第５の実施例）図９は、第５の実施例のＩＣパッケー
ジの構造を示した図である。図９において、ＩＣパッケ
ージ６２上にはスタンド６５が接続されており、このス
タンド６５に電磁波吸収体を用いることによりＩＣから
放射される放射ノイズが外部に漏れることを抑制するこ
とができる。スタンド６５の材料としては、フェライト
等が考えられる。 （第６の実施例）図１０は、第６の実施例のＩＣパッケ
ージの構造を示した図である。図１０において、ＩＣパ
ッケージ６２上にはスタンド６７が接続されており、こ
のスタンド６７には更にＩＣパッケージ６６が接続され
ている。スタンド６７を誘電体から形成し、その上にパ
ターン７１を形成することにより、汎用のＩＣを上段に
積み重ねることができる。
Ｃパッケージ６１と６２の上下の大きさは問わない。 （第５の実施例）図９は、第５の実施例のＩＣパッケー
ジの構造を示した図である。図９において、ＩＣパッケ
ージ６２上にはスタンド６５が接続されており、このス
タンド６５に電磁波吸収体を用いることによりＩＣから
放射される放射ノイズが外部に漏れることを抑制するこ
とができる。スタンド６５の材料としては、フェライト
等が考えられる。 （第６の実施例）図１０は、第６の実施例のＩＣパッケ
ージの構造を示した図である。図１０において、ＩＣパ
ッケージ６２上にはスタンド６７が接続されており、こ
のスタンド６７には更にＩＣパッケージ６６が接続され
ている。スタンド６７を誘電体から形成し、その上にパ
ターン７１を形成することにより、汎用のＩＣを上段に
積み重ねることができる。
【００３２】図１１は、図１０に示したＩＣパッケージ
６２，６６と、スタンド６７を分解した状態を示した斜
視図である。図示した様に、スタンド６７の上面には、
パターン７１が形成されており、このパターン７１を介
して、上段のＩＣのピンと下段のＩＣのピンが接続され
る。 （第７の実施例）図１２は、第７の実施例のＩＣパッケ
ージの構造を示した図である。この実施例は、第５の実
施例のＩＣパッケージにおいて、リード６９の長さを長
くしたものである。 （第８の実施例）図１３は、第８の実施例のＩＣパッケ
ージの構造を示した図である。この実施例は、第６の実
施例のＩＣパッケージにおいて、リード７０の長さを長
くしたものである。
６２，６６と、スタンド６７を分解した状態を示した斜
視図である。図示した様に、スタンド６７の上面には、
パターン７１が形成されており、このパターン７１を介
して、上段のＩＣのピンと下段のＩＣのピンが接続され
る。 （第７の実施例）図１２は、第７の実施例のＩＣパッケ
ージの構造を示した図である。この実施例は、第５の実
施例のＩＣパッケージにおいて、リード６９の長さを長
くしたものである。 （第８の実施例）図１３は、第８の実施例のＩＣパッケ
ージの構造を示した図である。この実施例は、第６の実
施例のＩＣパッケージにおいて、リード７０の長さを長
くしたものである。
【００３３】以上説明した様に、第４乃至第８の実施例
のＩＣパッケージにおいては、ＩＣパッケージを２つ以
上積み重ねられるリード形状としているので、ＩＣを積
み重ねて基板上に実装することにより、実装密度を向上
させることができる。また、上段にノイズ放射の少ない
パッケージを用いることにより、下段のＩＣからの放射
ノイズも外部に漏れることを抑制することができる。ま
た、ＩＣ積み重ね用のスタンドを用いることにより、汎
用のＩＣパッケージを上段に用いることができ、実装密
度の向上と放射ノイズの低減を図ることができる。 （第９の実施例）図１４は、第９の実施例のＩＣパッケ
ージの構造を示した平面図である。図１４において、参
照番号８１はＩＣパッケージ、８２はリード、８３はプ
リント配線板の配線パターンを夫々示している。
のＩＣパッケージにおいては、ＩＣパッケージを２つ以
上積み重ねられるリード形状としているので、ＩＣを積
み重ねて基板上に実装することにより、実装密度を向上
させることができる。また、上段にノイズ放射の少ない
パッケージを用いることにより、下段のＩＣからの放射
ノイズも外部に漏れることを抑制することができる。ま
た、ＩＣ積み重ね用のスタンドを用いることにより、汎
用のＩＣパッケージを上段に用いることができ、実装密
度の向上と放射ノイズの低減を図ることができる。 （第９の実施例）図１４は、第９の実施例のＩＣパッケ
ージの構造を示した平面図である。図１４において、参
照番号８１はＩＣパッケージ、８２はリード、８３はプ
リント配線板の配線パターンを夫々示している。
【００３４】図示した用に、ＩＣパッケージ８１，８２
を平行四辺形とすることにより、プリント配線板の配線
パターン８３を直線状に配置することができる。これに
より、プリント配線板上の配線パターンが単純化され、
配線板上のパターン密度を向上させることができる。な
お、本発明は、その主旨を逸脱しない範囲で、上記実施
例を修正または変形したものに適用可能である。
を平行四辺形とすることにより、プリント配線板の配線
パターン８３を直線状に配置することができる。これに
より、プリント配線板上の配線パターンが単純化され、
配線板上のパターン密度を向上させることができる。な
お、本発明は、その主旨を逸脱しない範囲で、上記実施
例を修正または変形したものに適用可能である。
【００３５】
【発明の効果】以上説明した様に、本発明の配線板によ
れば、電源パターンとＧＮＤパターンとをクシ型に対向
した状態で配置することにより、複数層の基板を積層す
る場合に比較して、電極間の距離（電源パターンとＧＮ
Ｄパターンの間の距離）を接近させることができるの
で、結合容量を大きくすることが可能となり、放射ノイ
ズを低減させることができる。
れば、電源パターンとＧＮＤパターンとをクシ型に対向
した状態で配置することにより、複数層の基板を積層す
る場合に比較して、電極間の距離（電源パターンとＧＮ
Ｄパターンの間の距離）を接近させることができるの
で、結合容量を大きくすることが可能となり、放射ノイ
ズを低減させることができる。
【００３６】また、３個以上のＩＣ端子を接続する場合
に、その配線パターンを閉じた回路となる様に基板上に
配置することにより、どのＩＣ端子が出力端子となって
も、直列終端と同様にインピーダンス整合をとることが
でき、反射による信号の歪みを低減させることができ
る。また、本発明に係わるＩＣパッケージは、上記の様
に構成されているので、ＩＣのリードを積み重ね可能な
形状とすることにより、１つのＩＣの上に別のＩＣを実
装することが可能となり、実装密度を向上させることが
できる。また、ノイズ放射の少ないパッケージを上段に
積み重ねることにより、下側のＩＣもこれによりシール
ドされた状態となり、ノイズ放射を低減させることがで
きる。
に、その配線パターンを閉じた回路となる様に基板上に
配置することにより、どのＩＣ端子が出力端子となって
も、直列終端と同様にインピーダンス整合をとることが
でき、反射による信号の歪みを低減させることができ
る。また、本発明に係わるＩＣパッケージは、上記の様
に構成されているので、ＩＣのリードを積み重ね可能な
形状とすることにより、１つのＩＣの上に別のＩＣを実
装することが可能となり、実装密度を向上させることが
できる。また、ノイズ放射の少ないパッケージを上段に
積み重ねることにより、下側のＩＣもこれによりシール
ドされた状態となり、ノイズ放射を低減させることがで
きる。
【００３７】また、ＩＣパッケージを菱形にすることに
より、配線パターンを直線的に配置することができるの
で、パターン長も短くなり、ＩＣの実装密度及び配線の
密度を向上させることが可能となる。
より、配線パターンを直線的に配置することができるの
で、パターン長も短くなり、ＩＣの実装密度及び配線の
密度を向上させることが可能となる。
【図面の簡単な説明】
【図１】第１の実施例の配線板の構造を示す部分拡大図
である。
である。
【図２】第２の実施例の配線板の構造を示す図である。
【図３】第２の実施例の配線板の構造を示す斜視図であ
る。
る。
【図４】第３の実施例の配線板に形成された配線パター
ンを模式的に示した図である。
ンを模式的に示した図である。
【図５】配線板上に実際にＩＣを実装した状態を示した
図である。
図である。
【図６】第４の実施例のＩＣパッケージの構造を示した
図である。
図である。
【図７】図６の側面図である。
【図８】図６の側面図である。
【図９】第５の実施例のＩＣパッケージの構造を示した
図である。
図である。
【図１０】第６の実施例のＩＣパッケージの構造を示し
た図である。
た図である。
【図１１】図１０に示したＩＣパッケージと、スタンド
を分解した状態を示した斜視図である。
を分解した状態を示した斜視図である。
【図１２】第７の実施例のＩＣパッケージの構造を示し
た図である。
た図である。
【図１３】第８の実施例のＩＣパッケージの構造を示し
た図である。
た図である。
【図１４】第９の実施例のＩＣパッケージの構造を示し
た平面図である。
た平面図である。
【図１５】従来の電源パターンとＧＮＤパターンの配置
状態を示した図である。
状態を示した図である。
【図１６】反射ノイズ発生の概念を示した図である。
【図１７】並列終端法による結線状態を示した図であ
る。
る。
【図１８】直列終端法による結線状態を示した図であ
る。
る。
【図１９】ＩＣを平行に配置する場合の配線パターンの
従来例を示した図である。
従来例を示した図である。
２，１２，２２ 電源パターン ３，１３，２３ ＧＮＤパターン ４，１４，２４ 電源ランド ５，１５，２５ ＧＮＤランド ６ スルーホール ７，１７，２７ 信号ランド ８，１８，２８ 信号線 ２０ ゲートアレイ ３１，３２，３３，３４ 信号ピン ３５ 抵抗 ３６，３７，３８，３９ 接続線 ４０，４１，４２，４３ ＩＣ ４４，４５，４６，４７ ピン ４９，５０，５１，５２ 配線パターン ６１，６２，６６ ＩＣパッケージ ６３，６４，６８ リード ６５，６７ スタンド ７１ パターン ８１，８４ ＩＣパッケージ ８２，８５ リード ８３ 配線パターン
フロントページの続き (72)発明者 竹内 靖 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 寺山 芳実 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 西田 秀之 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内
Claims (10)
- 【請求項１】 ＩＣの電源ピンに接続される第１の配線
パターンと、前記ＩＣのＧＮＤピンに接続される第２の
配線パターンとを備える配線板であって、 前記第１の配線パターンと、前記第２の配線パターンと
が、互いに同一平面上でクシ型に対向する形状に形成さ
れていることを特徴とする配線板。 - 【請求項２】 前記第１の配線パターンと前記第２の配
線パターンのクシ型に対向した部分の間及び上に、前記
第１及び第２の配線パターンを構成する材料の比誘電率
よりも高い比誘電率を有する材料から成る絶縁層が形成
されていることを特徴とする請求項１に記載の配線板。 - 【請求項３】 前記絶縁層には、無機物が含まれている
ことを特徴とする請求項２に記載の配線板。 - 【請求項４】 前記無機物は、セラミックであることを
特徴とする請求項３に記載の配線板。 - 【請求項５】 前記無機物は、ガラスであることを特徴
とする請求項３に記載の配線板。 - 【請求項６】 ２個以上の信号を出力するＩＣ端子また
はトランシーバー端子を含む３個以上のＩＣ端子を結線
してデジタル回路を構成するための配線板であって、 前記３個以上のＩＣ端子を結線する配線パターンが、閉
じた回路となる様に形成されていることを特徴とする配
線板。 - 【請求項７】 前記配線パターンが形成される基板が、
樹脂とガラスクロスから成る基板、またはセラミックか
ら成る基板、またはフレキシブルな材料から成る基板で
あることを特徴とする請求項６に記載の配線板。 - 【請求項８】 内部に半導体回路を内蔵する本体部と、
一端部を前記半導体回路に接続され、他端部を前記本体
部から突出させた複数のリードとを備えるＩＣパッケー
ジであって、 前記リードが、他のＩＣと積み重ね可能な形状に形成さ
れていることを特徴とするＩＣパッケージ。 - 【請求項９】 シールド効果を有するスタンドを介して
互いに積み重ね可能にされていることを特徴とする請求
項８に記載のＩＣパッケージ。 - 【請求項１０】 内部に半導体回路を内蔵するパッケー
ジ本体を備えるＩＣパッケージであって、 該パッケージ本体が平行四辺形状に形成されていること
を特徴とするＩＣパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32645492A JPH06176838A (ja) | 1992-12-07 | 1992-12-07 | 配線板及びｉｃパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32645492A JPH06176838A (ja) | 1992-12-07 | 1992-12-07 | 配線板及びｉｃパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06176838A true JPH06176838A (ja) | 1994-06-24 |
Family
ID=18187997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32645492A Withdrawn JPH06176838A (ja) | 1992-12-07 | 1992-12-07 | 配線板及びｉｃパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06176838A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007218701A (ja) * | 2006-02-15 | 2007-08-30 | Advics:Kk | 車両の進行方向判定装置 |
| JP2008124490A (ja) * | 2008-01-07 | 2008-05-29 | Renesas Technology Corp | システム |
| JP2011160428A (ja) * | 2011-02-04 | 2011-08-18 | Renesas Electronics Corp | システム |
| US8106425B2 (en) | 2006-07-27 | 2012-01-31 | Samsung Electronics Co., Ltd. | Interconnection substrate, semiconductor chip package including the same, and display system including the same |
-
1992
- 1992-12-07 JP JP32645492A patent/JPH06176838A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007218701A (ja) * | 2006-02-15 | 2007-08-30 | Advics:Kk | 車両の進行方向判定装置 |
| JP4678311B2 (ja) * | 2006-02-15 | 2011-04-27 | 株式会社アドヴィックス | 車両の進行方向判定装置 |
| US8106425B2 (en) | 2006-07-27 | 2012-01-31 | Samsung Electronics Co., Ltd. | Interconnection substrate, semiconductor chip package including the same, and display system including the same |
| JP2008124490A (ja) * | 2008-01-07 | 2008-05-29 | Renesas Technology Corp | システム |
| JP2011160428A (ja) * | 2011-02-04 | 2011-08-18 | Renesas Electronics Corp | システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |