JPH06175875A - インサーキット・エミュレータ - Google Patents
インサーキット・エミュレータInfo
- Publication number
- JPH06175875A JPH06175875A JP4323884A JP32388492A JPH06175875A JP H06175875 A JPH06175875 A JP H06175875A JP 4323884 A JP4323884 A JP 4323884A JP 32388492 A JP32388492 A JP 32388492A JP H06175875 A JPH06175875 A JP H06175875A
- Authority
- JP
- Japan
- Prior art keywords
- emulation
- memory
- supervisor
- cpu
- monitor
- Prior art date
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- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】バックグランド・モニタ時において、モニタ・
プログラム実行中の動作を正常に保持することのできる
インサーキット・エミュレータを提供する。 【構成】スーパバイザＣＰＵ１と、フォアグランド／バ
ックグランド切替回路２と、スーパバイサ・エミュレー
ションＣＰＵ通信共有メモリ３と、メモリマップ制御回
路４と、エミュレーション・モニタ格納エリア５と、エ
ミュレーションＣＰＵ６と、エミュレーション・メモリ
７と、ターゲットバス・インタフェース８と、ターゲッ
ト・メモリ９とを備えて構成される。バックグランド・
モニタの構成時には、切替回路により、通信共有メモリ
３が、ユーザ空間とは異なるメモリ空間に配置され、バ
ックグランド・モニタがエミュレーション格納エリア５
に配置されて、ＣＰＵ６の内部情報およびメモリの読出
し情報が、通信共有メモリを経由して、スーパバイザー
ＣＰＵ１に転送されて表示される。
プログラム実行中の動作を正常に保持することのできる
インサーキット・エミュレータを提供する。 【構成】スーパバイザＣＰＵ１と、フォアグランド／バ
ックグランド切替回路２と、スーパバイサ・エミュレー
ションＣＰＵ通信共有メモリ３と、メモリマップ制御回
路４と、エミュレーション・モニタ格納エリア５と、エ
ミュレーションＣＰＵ６と、エミュレーション・メモリ
７と、ターゲットバス・インタフェース８と、ターゲッ
ト・メモリ９とを備えて構成される。バックグランド・
モニタの構成時には、切替回路により、通信共有メモリ
３が、ユーザ空間とは異なるメモリ空間に配置され、バ
ックグランド・モニタがエミュレーション格納エリア５
に配置されて、ＣＰＵ６の内部情報およびメモリの読出
し情報が、通信共有メモリを経由して、スーパバイザー
ＣＰＵ１に転送されて表示される。
Description
【０００１】
【産業上の利用分野】本発明はインサーキット・エミュ
レータに関し、特にマイクロコンピュータ開発支援装置
用として用いられるインサーキット・エミュレータに関
する。
レータに関し、特にマイクロコンピュータ開発支援装置
用として用いられるインサーキット・エミュレータに関
する。
【０００２】
【従来の技術】従来、この種のインサーキット・エミュ
レータにおいては、エミュレーションＣＰＵのモニタ・
プログラムは、ユーザーのメモリ空間にではなく、デバ
ッガ用のメモリ空間（バックグランド）に配置されてお
り、このモニタ・プログラムにより、エミュレーション
ＣＰＵの内部状態およびメモリの内容等が読出されて、
当該情報がホスト・コンピュータ（パーソナル・コンピ
ュータ）に転送されている。一般に、この方式はバック
グランド方式と呼ばれており、前記モニタ・プログラム
はユーザーからは見えない方式となっている。
レータにおいては、エミュレーションＣＰＵのモニタ・
プログラムは、ユーザーのメモリ空間にではなく、デバ
ッガ用のメモリ空間（バックグランド）に配置されてお
り、このモニタ・プログラムにより、エミュレーション
ＣＰＵの内部状態およびメモリの内容等が読出されて、
当該情報がホスト・コンピュータ（パーソナル・コンピ
ュータ）に転送されている。一般に、この方式はバック
グランド方式と呼ばれており、前記モニタ・プログラム
はユーザーからは見えない方式となっている。
【０００３】
【発明が解決しようとする課題】上述した従来のインサ
ーキット・エミュレータにおいては、バックグランド方
式が用いられているために、モニタ・プログラムがユー
ザーから見えないようになっている。このために、当該
モニタ・プログラムの実行中において生じる動作状態と
しては、ユーザー・プログラム中における動作状態とは
異なり、正しい動作を行うことができないという欠点が
ある。この欠点に包含される問題の一つとして割込み動
作における問題点が挙げられる。即ち、通常バックグラ
ンド・モニタの実行中においては、割込み要求がマスク
されるか、または保留される状態となり、割込みプログ
ラムのディバグを行うことができなくなるという欠点で
ある。また、バックグランド・モニタにおいては、通常
固定されたアドレスに置かれたり、またはライト信号な
どのメモリ・インタフェース信号をマスクすることなど
が行われているために、当該バックグランド・モニタが
正しく動作しない場合があるという欠点がある。
ーキット・エミュレータにおいては、バックグランド方
式が用いられているために、モニタ・プログラムがユー
ザーから見えないようになっている。このために、当該
モニタ・プログラムの実行中において生じる動作状態と
しては、ユーザー・プログラム中における動作状態とは
異なり、正しい動作を行うことができないという欠点が
ある。この欠点に包含される問題の一つとして割込み動
作における問題点が挙げられる。即ち、通常バックグラ
ンド・モニタの実行中においては、割込み要求がマスク
されるか、または保留される状態となり、割込みプログ
ラムのディバグを行うことができなくなるという欠点で
ある。また、バックグランド・モニタにおいては、通常
固定されたアドレスに置かれたり、またはライト信号な
どのメモリ・インタフェース信号をマスクすることなど
が行われているために、当該バックグランド・モニタが
正しく動作しない場合があるという欠点がある。
【０００４】
【課題を解決するための手段】本発明のインサーキット
・エミュレータは、マイクロコンピュータ開発支援用の
インサーキット・エミュレータとして、少なくともスー
パバイザＣＰＵと、フォアグランド／バックグランド切
替回路と、スーパバイサ・エミュレーションＣＰＵ通信
共有メモリと、メモリマップ制御回路と、エミュレーシ
ョン・モニタ格納エリアと、エミュレーションＣＰＵ
と、エミュレーション・メモリと、ターゲットバス・イ
ンタフェースと、ターゲット・メモリとを備えて構成さ
れ、フォアグランド・モニタの構成時においては、前記
フォアグランド／バックグランド切替回路による切替作
用を介して、前記スーパバイザＣＰＵより、前記スーパ
バイザ・エミュレーションＣＰＵ通信共有メモリが、前
記メモリマップ制御回路により設定されるアドレスに対
応するユーザのメモリ空間に配置されるとともに、所定
のエミュレーション・プログラムが、前記エミュレーシ
ョン・メモリ、または前記ターゲットバス・インタフェ
ーを介して前記ターゲット・メモリに配置されて、前記
エミュレーションＣＰＵにおける内部情報およびメモリ
からの読出し情報が、前記スーパバイザ・エミュレーシ
ョンＣＰＵ通信共有メモリを経由して、前記スーパバイ
ザＣＰＵに転送されて表示されるように機能し、バック
グランド・モニタの構成時においては、前記フォアグラ
ンド／バックグランド切替回路による切替作用を介し
て、前記スーパバイザＣＰＵより、前記スーパバイザ・
エミュレーションＣＰＵ通信共有メモリが、ユーザの空
間とは異なる固定されたアドレスに対応する別のメモリ
空間に配置されるとともに、前記バックグランド・モニ
タが前記エミュレーション格納エリアに配置されて、前
記エミュレーションＣＰＵにおける内部情報およびメモ
リからの読出し情報が、前記スーパバイザ・エミュレー
ションＣＰＵ通信共有メモリを経由して、前記スーパバ
イザーＣＰＵに転送されて表示されるように機能するこ
とを特徴としている。
・エミュレータは、マイクロコンピュータ開発支援用の
インサーキット・エミュレータとして、少なくともスー
パバイザＣＰＵと、フォアグランド／バックグランド切
替回路と、スーパバイサ・エミュレーションＣＰＵ通信
共有メモリと、メモリマップ制御回路と、エミュレーシ
ョン・モニタ格納エリアと、エミュレーションＣＰＵ
と、エミュレーション・メモリと、ターゲットバス・イ
ンタフェースと、ターゲット・メモリとを備えて構成さ
れ、フォアグランド・モニタの構成時においては、前記
フォアグランド／バックグランド切替回路による切替作
用を介して、前記スーパバイザＣＰＵより、前記スーパ
バイザ・エミュレーションＣＰＵ通信共有メモリが、前
記メモリマップ制御回路により設定されるアドレスに対
応するユーザのメモリ空間に配置されるとともに、所定
のエミュレーション・プログラムが、前記エミュレーシ
ョン・メモリ、または前記ターゲットバス・インタフェ
ーを介して前記ターゲット・メモリに配置されて、前記
エミュレーションＣＰＵにおける内部情報およびメモリ
からの読出し情報が、前記スーパバイザ・エミュレーシ
ョンＣＰＵ通信共有メモリを経由して、前記スーパバイ
ザＣＰＵに転送されて表示されるように機能し、バック
グランド・モニタの構成時においては、前記フォアグラ
ンド／バックグランド切替回路による切替作用を介し
て、前記スーパバイザＣＰＵより、前記スーパバイザ・
エミュレーションＣＰＵ通信共有メモリが、ユーザの空
間とは異なる固定されたアドレスに対応する別のメモリ
空間に配置されるとともに、前記バックグランド・モニ
タが前記エミュレーション格納エリアに配置されて、前
記エミュレーションＣＰＵにおける内部情報およびメモ
リからの読出し情報が、前記スーパバイザ・エミュレー
ションＣＰＵ通信共有メモリを経由して、前記スーパバ
イザーＣＰＵに転送されて表示されるように機能するこ
とを特徴としている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、スー
パーバイザー・アドレスバス１０１、スーパーバイザー
・データバス１０２、エミュレーションＣＰＵデータバ
ス１０３、エミュレーションＣＰＵアドレスバス１０４
およびプローブ１０５に対応して、スーパーバイザＣＰ
Ｕ１と、フォアグランド／バッググランド切替回路２
と、スーパーバイザ・エミュレーションＣＰＵ通信共有
メモリ３と、メモリマップ制御回路４と、エミュレーシ
ョン・モニタ格納エリア５と、エミュレーションＣＰＵ
６と、エミュレーション・メモリ７と、ターゲットバス
・インタフェース８と、ターゲット・メモリ９とを備え
て構成されており、スーパーバイザ・エミュレーション
ＣＰＵ通信共有メモリ３としては、デュアルポートが用
いられている。
ク図である。図１に示されるように、本実施例は、スー
パーバイザー・アドレスバス１０１、スーパーバイザー
・データバス１０２、エミュレーションＣＰＵデータバ
ス１０３、エミュレーションＣＰＵアドレスバス１０４
およびプローブ１０５に対応して、スーパーバイザＣＰ
Ｕ１と、フォアグランド／バッググランド切替回路２
と、スーパーバイザ・エミュレーションＣＰＵ通信共有
メモリ３と、メモリマップ制御回路４と、エミュレーシ
ョン・モニタ格納エリア５と、エミュレーションＣＰＵ
６と、エミュレーション・メモリ７と、ターゲットバス
・インタフェース８と、ターゲット・メモリ９とを備え
て構成されており、スーパーバイザ・エミュレーション
ＣＰＵ通信共有メモリ３としては、デュアルポートが用
いられている。
【０００７】図１において、フォアグランド・モニタを
構成する場合には、ユーザによるコマンドを介してフォ
アグランド・モニタ・モードが選択される。この場合に
おいては、フォアグランド／バックグランド切替回路２
による切替作用を介して、スーパバイザＣＰＵ１より、
スーパバイザ・エミュレーションＣＰＵ通信共有メモリ
３がユーザのメモリ空間に配置される。その際における
アドレスは、メモリマップ制御回路４により任意のアド
レスに設定される。エミュレーション用モニタ・プログ
ラムは、フォアグランドのエミュレーション・メモリ７
またはターゲット・メモリ９に配置される。これによ
り、フォアグランドにおいて実行されるエミュレーショ
ンＣＰＵ６における内部情報の読出しおよびメモリの読
出しなどによる結果は、スーパバイザ・エミュレーショ
ンＣＰＵ通信共有メモリ３を通じて、スーパバイザＣＰ
Ｕ１に転送されて表示される。
構成する場合には、ユーザによるコマンドを介してフォ
アグランド・モニタ・モードが選択される。この場合に
おいては、フォアグランド／バックグランド切替回路２
による切替作用を介して、スーパバイザＣＰＵ１より、
スーパバイザ・エミュレーションＣＰＵ通信共有メモリ
３がユーザのメモリ空間に配置される。その際における
アドレスは、メモリマップ制御回路４により任意のアド
レスに設定される。エミュレーション用モニタ・プログ
ラムは、フォアグランドのエミュレーション・メモリ７
またはターゲット・メモリ９に配置される。これによ
り、フォアグランドにおいて実行されるエミュレーショ
ンＣＰＵ６における内部情報の読出しおよびメモリの読
出しなどによる結果は、スーパバイザ・エミュレーショ
ンＣＰＵ通信共有メモリ３を通じて、スーパバイザＣＰ
Ｕ１に転送されて表示される。
【０００８】また、バックグランド・モニタを構成する
場合には、フォアグランド／バックグランド切替回路２
による切替作用を介して、スーパバイザ・エミュレーシ
ョンＣＰＵ通信共有メモリ３は、ユーザの空間とは異な
る別の空間に配置される。この場合のバックグランド・
モニタにおいては、スーパバイザ・エミュレーションＣ
ＰＵ通信共有メモリ３のアドレスは固定されている。こ
のバックグランド・モニタにおけるモニタ自体は、エミ
ュレーション・モニタ格納エリア５に配置される。そし
て、この場合のアドレスは固定である。バックグランド
・モニタの場合においても、その基本的な動作は、前述
のフォアグランド・モニタの場合と同様であり、エミュ
レーションＣＰＵ６の状態は、スーパバイザ・エミュレ
ーションＣＰＵ通信共有メモリ３を介して、スーパバイ
ザＣＰＵ１に転送されて表示される。
場合には、フォアグランド／バックグランド切替回路２
による切替作用を介して、スーパバイザ・エミュレーシ
ョンＣＰＵ通信共有メモリ３は、ユーザの空間とは異な
る別の空間に配置される。この場合のバックグランド・
モニタにおいては、スーパバイザ・エミュレーションＣ
ＰＵ通信共有メモリ３のアドレスは固定されている。こ
のバックグランド・モニタにおけるモニタ自体は、エミ
ュレーション・モニタ格納エリア５に配置される。そし
て、この場合のアドレスは固定である。バックグランド
・モニタの場合においても、その基本的な動作は、前述
のフォアグランド・モニタの場合と同様であり、エミュ
レーションＣＰＵ６の状態は、スーパバイザ・エミュレ
ーションＣＰＵ通信共有メモリ３を介して、スーパバイ
ザＣＰＵ１に転送されて表示される。
【０００９】次に、本発明の第２の実施例について説明
する。図２は本発明の第２の実施例を示すブロック図で
ある。図２に示されるように、本実施例は、スーパーバ
イザー・アドレスバス１０１、スーパーバイザー・デー
タバス１０２、エミュレーションＣＰＵデータバス１０
３、エミュレーションＣＰＵアドレスバス１０４および
プローブ１０５に対応して、スーパーバイザＣＰＵ１
と、フォアグランド／バッググランド切替回路２と、ス
ーパーバイザ・エミュレーションＣＰＵ通信共有メモリ
３と、メモリマップ制御回路４と、エミュレーション・
モニタ格納エリア５と、エミュレーションＣＰＵ６と、
エミュレーション・メモリ７と、ターゲットバス・イン
タフェース８と、ターゲット・メモリ９とを備えて構成
されており、その構成内容自体は、前述の第１の実施例
の場合と同様であるが、本実施例においては、スーパー
バイザ・エミュレーションＣＰＵ通信共有メモリ３とし
て、ＦＩＦＯメモリが用いられており、デュアルポート
を用いている第１の実施例とは、この点においてのみ異
なっている。本実施例のように、スーパーバイザ・エミ
ュレーションＣＰＵ通信共有メモリ３として、ＦＩＦＯ
を用いる場合には、第１の実施例におけるデュアルポー
トを用いる場合と異なり、アドレスが一つのアドレスに
より構成されているために、エミュレーションＣＰＵ６
の状態情報の受け渡しは１バイトづつという形で行われ
る。このエミュレーションＣＰＵ６の状態情報の受け渡
しに関する動作以外については、フォアグランド・モニ
タを構成する場合およびバックグランド・モニタを構成
する場合等の動作を含めて、基本的に前述の第１の実施
例の場合と同様である。
する。図２は本発明の第２の実施例を示すブロック図で
ある。図２に示されるように、本実施例は、スーパーバ
イザー・アドレスバス１０１、スーパーバイザー・デー
タバス１０２、エミュレーションＣＰＵデータバス１０
３、エミュレーションＣＰＵアドレスバス１０４および
プローブ１０５に対応して、スーパーバイザＣＰＵ１
と、フォアグランド／バッググランド切替回路２と、ス
ーパーバイザ・エミュレーションＣＰＵ通信共有メモリ
３と、メモリマップ制御回路４と、エミュレーション・
モニタ格納エリア５と、エミュレーションＣＰＵ６と、
エミュレーション・メモリ７と、ターゲットバス・イン
タフェース８と、ターゲット・メモリ９とを備えて構成
されており、その構成内容自体は、前述の第１の実施例
の場合と同様であるが、本実施例においては、スーパー
バイザ・エミュレーションＣＰＵ通信共有メモリ３とし
て、ＦＩＦＯメモリが用いられており、デュアルポート
を用いている第１の実施例とは、この点においてのみ異
なっている。本実施例のように、スーパーバイザ・エミ
ュレーションＣＰＵ通信共有メモリ３として、ＦＩＦＯ
を用いる場合には、第１の実施例におけるデュアルポー
トを用いる場合と異なり、アドレスが一つのアドレスに
より構成されているために、エミュレーションＣＰＵ６
の状態情報の受け渡しは１バイトづつという形で行われ
る。このエミュレーションＣＰＵ６の状態情報の受け渡
しに関する動作以外については、フォアグランド・モニ
タを構成する場合およびバックグランド・モニタを構成
する場合等の動作を含めて、基本的に前述の第１の実施
例の場合と同様である。
【００１０】
【発明の効果】以上説明したように、本発明は、フォア
グランド・モニタおよびバックグランド・モニタの両モ
ニタを構成する機能を有し、両モニタ機構を選択するこ
とにより、割込み処理およびディバグ等を用意に行うこ
とができるという効果がある。
グランド・モニタおよびバックグランド・モニタの両モ
ニタを構成する機能を有し、両モニタ機構を選択するこ
とにより、割込み処理およびディバグ等を用意に行うこ
とができるという効果がある。
【００１１】また、バックグランド・モニタを構成する
場合においても、ターゲット・ボードにアクセスする過
程において、モニタ中のメモリ信号を的確に解釈するこ
とが可能となり、当該バックグランド・モニタの動作が
正常に保持されるという効果がある。
場合においても、ターゲット・ボードにアクセスする過
程において、モニタ中のメモリ信号を的確に解釈するこ
とが可能となり、当該バックグランド・モニタの動作が
正常に保持されるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
１ スーパバイザＣＰＵ ２ フォアグランド／バックグランド切替回路 ３ スーパバイザ・エミュレーションＣＰＵ通信共有
メモリ ４ メモリマップ制御回路 ５ エミュレーション・モニタ格納エリア ６ エミュレーションＣＰＵ ７ エミュレーション・メモリ ８ ターゲットバス・インタフェース ９ ターゲット・メモリ
メモリ ４ メモリマップ制御回路 ５ エミュレーション・モニタ格納エリア ６ エミュレーションＣＰＵ ７ エミュレーション・メモリ ８ ターゲットバス・インタフェース ９ ターゲット・メモリ
Claims (1)
- 【請求項１】 マイクロコンピュータ開発支援用のイン
サーキット・エミュレータとして、少なくともスーパバ
イザＣＰＵと、フォアグランド／バックグランド切替回
路と、スーパバイサ・エミュレーションＣＰＵ通信共有
メモリと、メモリマップ制御回路と、エミュレーション
・モニタ格納エリアと、エミュレーションＣＰＵと、エ
ミュレーション・メモリと、ターゲットバス・インタフ
ェースと、ターゲット・メモリとを備えて構成され、 フォアグランド・モニタの構成時においては、前記フォ
アグランド／バックグランド切替回路による切替作用を
介して、前記スーパバイザＣＰＵより、前記スーパバイ
ザ・エミュレーションＣＰＵ通信共有メモリが、前記メ
モリマップ制御回路により設定されるアドレスに対応す
るユーザのメモリ空間に配置されるとともに、所定のエ
ミュレーション・プログラムが、前記エミュレーション
・メモリ、または前記ターゲットバス・インタフェーを
介して前記ターゲット・メモリに配置されて、前記エミ
ュレーションＣＰＵにおける内部情報およびメモリから
の読出し情報が、前記スーパバイザ・エミュレーション
ＣＰＵ通信共有メモリを経由して、前記スーパバイザＣ
ＰＵに転送されて表示されるように機能し、 バックグランド・モニタの構成時においては、前記フォ
アグランド／バックグランド切替回路による切替作用を
介して、前記スーパバイザＣＰＵより、前記スーパバイ
ザ・エミュレーションＣＰＵ通信共有メモリが、ユーザ
の空間とは異なる固定されたアドレスに対応する別のメ
モリ空間に配置されるとともに、前記バックグランド・
モニタが前記エミュレーション格納エリアに配置され
て、前記エミュレーションＣＰＵにおける内部情報およ
びメモリからの読出し情報が、前記スーパバイザ・エミ
ュレーションＣＰＵ通信共有メモリを経由して、前記ス
ーパバイザーＣＰＵに転送されて表示されるように機能
することを特徴とするインサーキット・エミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4323884A JPH06175875A (ja) | 1992-12-03 | 1992-12-03 | インサーキット・エミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4323884A JPH06175875A (ja) | 1992-12-03 | 1992-12-03 | インサーキット・エミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06175875A true JPH06175875A (ja) | 1994-06-24 |
Family
ID=18159681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4323884A Pending JPH06175875A (ja) | 1992-12-03 | 1992-12-03 | インサーキット・エミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06175875A (ja) |
-
1992
- 1992-12-03 JP JP4323884A patent/JPH06175875A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990223 |