JPH06168196A - データ通信アダプタ装置、データのパケットを転送する方法および電子レジスタスタック構造 - Google Patents

データ通信アダプタ装置、データのパケットを転送する方法および電子レジスタスタック構造

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JPH06168196A
JPH06168196A JP5157562A JP15756293A JPH06168196A JP H06168196 A JPH06168196 A JP H06168196A JP 5157562 A JP5157562 A JP 5157562A JP 15756293 A JP15756293 A JP 15756293A JP H06168196 A JPH06168196 A JP H06168196A
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Abstract

(57)【要約】 【目的】 ＬＡＮシステムのクライアントコンピュータ
において、過度の負荷なく他プロセスと並行動作できる
効率のよいアダプタを提供する。 【構成】 受信ＰＩＯにＤＭＡリングバッファを設け、
ＦＩＦＯバッファ１９０の満杯時にパケットを直接ホス
トのメモリに複写可能にする。遅延時間を減少させるよ
う、パケットの一部のみを受信したときに早期受信割込
を発生するように、また、パケットのホストへの複写
が、パケットの受信の最後と重なるように第２の早期割
込信号を発生するようにアダプタ１０をプログラムして
もよい。ホストからアダプタ１０へのパケットの送信完
了前にパケット送信を開始すれば、遅延時間をより減少
できる。遅延時間が最小になるので、他の回路１１０、
１３０、１４０、１５０、２００等を含むＡＳＩＣ２１
０のＲＡＭ内に含まれるほど小さな受信・送信ＦＩＦＯ
バッファ１７０、１９０を用いることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明は、ローカルコンピュータネッ
トワークの分野に関し、より特定的には、ネットワーク
のホストに高いスループットを与える、イーサネットア
ダプタに関する。
【０００２】ローカルエリアネットワークは、オフィス
および工場でますます一般的になってきており、そこで
は、ネットワーク化は情報および専門機器の向上した共
用を提供することにより、生産性を高めている。そのよ
うなネットワークは典型的には、それを介して個人がサ
ーバーおよび専門機器にアクセスするかもしれないクラ
イアントホストとしての、多数の比較的高価でないタイ
プの多くの２８６、３８６または４８６パーソナルコン
ピュータにサービスを供給する、高価で、高性能のサー
バーホストコンピュータからなる。ネットワーク内の各
々のホストは、一般にアダプタとして知られるインター
フェース装置を必要とし、それは、ホストによるデータ
の受信、バッファリング、および送信のためホストとネ
ットワークとの間の媒介役を務める。
【０００３】速度およびメモリリソースが、比較的最小
限度にしか付与されていない、ＰＣクライアントの有益
性に対して重要なのは、他の動作を過度に遅くすること
なく、他のコンピュータ動作と並行してネットワーク通
信が進行することを可能にする、効率的なアダプタアー
キテクチュアである。さらに全ネットワークの効率にと
って重要なのは、アダプタがデータの受信および送信の
際、最小限度の遅延時間（レーテンシ）しか許されてい
ないということである。同時に、アダプタは、安価なコ
ンピュータに伴うのに適するよう、経済的でなければな
らない。
【０００４】
【発明の概要】この発明によると、ローカルエリアネッ
トワーク（ＬＡＮ）において、先入れ先出し（ＦＩＦ
Ｏ）バッファ付のプログラムされたＩ／Ｏ（ＰＩＯ）を
介し、ホストに、およびホストからデータを転送する、
ホストコンピュータのノードとネットワークとを接続す
るためのＣＳＭＡ／ＣＤ（またはイーサネット）アダプ
タのコントローラは、ネットワークからパケットを完全
に受信する前に割込を生じるので（早期受信割込）、パ
ケットの残りの受信は、ホストコンピュータの割込遅延
時間とオーバーラップする。この発明は、ＣＳＭＡ／Ｃ
Ｄネットワークの全遅延時間を減じる。この発明のさら
なる局面としては、第２の早期割込を、ホストへのパケ
ットのコピーが、パケットの最後の部分の受信とオーバ
ーラップするかもしれないように、大きなパケットの受
信の間に生じてもよい。この発明のさらに他の局面とし
ては、アダプタは、パケットが完全にホストからアダプ
タへ転送される前に、パケットの転送を開始することが
可能にされ、それは遅延時間をさらに減じる。受信ＰＩ
Ｏは、ＰＩＯ ＦＩＦＯバッファが一杯のとき、入来パ
ケットが直接、ホストメモリに転送され得る（ＤＭＡ転
送）ように、ダイレクトメモリアクセス（ＤＭＡ）リン
グバッファバックアップを用いる。
【０００５】アダプタの最小限度の遅延時間は、アダプ
タが、特定用途向集積回路（ＡＳＩＣ）内のＲＡＭに含
まれ得る、比較的により小さい受信および送信ＦＩＦＯ
バッファを用いることを可能にする。特定的には、ＡＳ
ＩＣは、トランシーバ、イーサネット制御回路、ＦＩＦ
Ｏ制御回路、ＦＩＦＯ ＲＡＭバッファおよびホストイ
ンターフェースを、１ユニットに含むかもしれない。こ
の発明の性質および利点のさらなる理解は、明細書およ
び図面の残りの部分を参照することによって実現される
だろう。
【０００６】
【実施例の詳細な説明】図１を参照すると、ブロック図
では、クライアントホストコンピュータおよびイーサネ
ットコンピュータネットワークのツイステッドペアワイ
ヤ間の通信のための、この発明によるアダプタ１０が図
示される。アダプタ１０は、ホストコンピュータシステ
ムバス２０と通信ネットワークツイステッドペア物理媒
体３０との間で結合される、多数の要素を含む。ツイス
テッドペアトランシーバ１００は、物理媒体３０と、デ
コーダ回路１１５とエンコーダ回路１２０の両方との間
で、接続ユニットインターフェース（ＡＵＩ）１１０と
並列に結合される。デコーダ回路１１５は受信制御回路
１３０に結合され、エンコーダ回路１２０は送信制御回
路１４０に結合される。受信制御回路１３０および送信
制御回路１４０は互いに結合され、両方がイーサネット
制御回路１５０に結合され、かつそれを共用する。イー
サネット制御回路１５０は、以下でより詳しく説明され
る割込タイマをも含んでもよい。受信制御回路１３０は
受信先入れ先出し（ＦＩＦＯ）回路１６０に結合され、
それは受信（ＲＸ）ＲＡＭ ＦＩＦＯ１７０に結合され
る。同様に、送信制御回路１４０は送信ＦＩＦＯ回路１
８０に結合され、それは送信（ＴＸ）ＲＡＭ ＦＩＦＯ
１９０に結合される。受信ＦＩＦＯ回路１６０および送
信ＦＩＦＯ回路１８０は両方とも、ホストシステムバス
２０に結合されたホストインターフェース２００に結合
される。ホストインターフェース２００もＤＭＡ制御回
路を含む。
【０００７】今まで述べてきたトランシーバ、制御回
路、およびＲＡＭは図１に点線で囲まれて示され、これ
らの回路がすべて、単一の特定用途向集積回路（ＡＳＩ
Ｃ）２１０内に含まれるかもしれないことを示す。ＡＳ
ＩＣ２１０は、ホストインターフェース２００に結合さ
れるＥＥＰＲＯＭ２２０を用いて、局アドレスのような
構成データを与え、さらに、自動構成のためにブートＰ
ＲＯＭ２３０を随意に用いる。さらに、様々なネットワ
ークステータス信号を管理するクロック２４０、および
ネットワーク管理回路２５０がＡＳＩＣ２１０内の全て
にわたり用いられ、かつ内部に含まれる。外部電圧制御
発振器（ＶＣＯ）２７０もデコーダ１１５およびエンコ
ーダ１２０に結合される。
【０００８】ツイステッドペア物理媒介３０ではなく同
軸ケーブル物理媒介３０′を通信媒体とする、ネットワ
ークのためのアダプタ１０′の他の構成が、図２に示さ
れる。アダプタ１０′は、内部ツイステッドペアトラン
シーバ１００ではなく外部同軸トランシーバ２６０を利
用することを除いて、実質的にＡＳＩＣ２１０と同じＡ
ＳＩＣ２１０′を用いる。
【０００９】動作の概観 アダプタ１０とホストとの間のすべてデータ転送動作
は、ダイレクトメモリアクセス（ＤＭＡ）モードが受信
動作のためのバックアップとして利用可能であることを
除いては、好ましくは、プログラムされたＩ／Ｏ（ＰＩ
Ｏ）を介して行なわれる。データは、倍長語（４バイ
ト）としてアダプタにより記憶される。データパケット
が受信されるとき、それは受信ＦＩＦＯ１７０にコピー
される。早期受信スレッショルドサイズが、予め選択さ
れたサイズよりも大きいいかなるパケットも、早期受信
割込をトリガするように定められる。アダプタ１０に早
期受信割込が与えられておらず、もしくは早期受信割込
のためプログラムされていないなら、またはパケットが
早期受信スレッショルドサイズよりも小さければ、アダ
プタ１０は、全パケットを受信するまで待ち、次に、完
全なパケットが受信されたことを示す割込、すなわち受
信完了割込を生じ、完全なパケットが読出に利用可能で
あることをドライバに知らせる。アダプタ１０に特定の
早期受信スレッショルドでの早期割込が与えられてお
り、またはそのためにプログラムされているなら、早期
受信割込は、一旦そのバイト数の受信が完了したとき生
じる。次にドライバは、データの読出を始めるかもしれ
ないし、または長いパケットの場合は、そのパケットの
さらに他のデータが一旦受信されたなら、早期受信スレ
ッショルドを再プログラムして、別の早期受信割込を生
じるかもしれない。
【００１０】受信ＦＩＦＯの溢れと呼ばれる、受信ＦＩ
ＦＯのオーバーフローに対しての保護として、ＤＭＡバ
ックアップモードを可能化してもよい。他の割込ハンド
ラが過度のＣＰＵ時間を消費する場合のように、ドライ
バが受信ＦＩＦＯ１７０を十分に処理できないなら、一
旦受信ＦＩＦＯ１７０に残る使用可能なバイトが、受信
ＦＩＦＯフリーバイトのスレッショルド数よりも少なく
なると、ＤＭＡバックアップが起動されるだろう。ＤＭ
Ａモードの間には、データは直接的に、受信ＦＩＦＯ１
７０の先頭からホストコンピュータメモリのＤＭＡリン
グバッファへとコピーされる。
【００１１】送信動作のために、すべてのデータはＰＩ
Ｏを介してドライバにより、送信ＦＩＦＯ１９０へと移
動されなければならない。典型的には、ドライバはパケ
ットのできるだけ長くをアダプタにコピーする。この発
明により遅延時間を最小化するために、アダプタは送信
ＦＩＦＯ１９０への全パケットのコピーが完了する前
に、パケットの送信を始めるかもしれない。１つまたは
それ以上のそれ以前のパケットが、まだ送信ＦＩＦＯ１
９０に残るなら、スペースは、現在のパケットが送信Ｆ
ＩＦＯ１９０へのコピーを完了するには不十分かもしれ
ない。そのような場合には、ドライバはＴＸ使用可能ス
レッショルドと呼ばれる送信機能が使用可能であること
を示すスレッショルドを設定する。ＴＸ使用可能スレッ
ショルドは、要求されるバイト数が、送信ＦＩＦＯ１９
０内でフリーであるときにアダプタ１０からの割込を要
求するバイト数を特定する。
【００１２】アダプタ１０により扱われるデータパケッ
トの特定の実施例の構造は、図３および図４に示され
る。図３は、４バイトのプリアンブル３０５、１４ない
し１５１４バイトのパケットデータ３１０（宛先および
発信元アドレスを含む）、およびデータストリングの長
さを倍長語バウンダリまで広げるパディング３１５を含
む送信パケット３００を図示する。プリアンブル３０５
は、正常の送信完了時に割込を発生するべきかどうかを
特定する、１ビットのＩＮＴフィールド、および実際の
パディングされないパケットデータのバイト数を特定す
る、１１ビット長のフィールド、さらに将来のプロトコ
ルで利用されるため予備にとっておかれる２バイトデー
タを含む。パケットの送信に先立って、プリアンブル３
０５は除去され、８０２．３規格のプリアンブルに置換
えられる。
【００１３】図４は、ＲＸ ＦＩＦＯ１７０およびもし
利用されるなら、ＤＭＡリングバッファの両方において
記憶される受信パケット３２０を図示する。パケット３
２０は、６０ないし１５１４バイトのパケットデータ３
２５と、それに続く倍長語バウンダリまでのパディング
３３０と、さらにそれに続くポストアンブル３３５とを
含む。ポストアンブル３３５は、２つの１ビットのフラ
グＩＮおよびＥＲと、３ビットのコードフィールドと、
実際のパケットデータのバイト数を特定する１１ビット
長のフィールドとを含む。ＩＮフラグは、パケットが不
完全かどうかを特定する。ＥＲフラグは、受信において
エラーが存在したかどうかを示し、その場合には、コー
ドフィールドはエラーのタイプを特定する。これらの１
６ビットのポストアンブルは、以下に記載されるよう
に、ＲＸステータスレジスタの複製であり、そのため、
いくつかの実施例ではポストアンブルを省略し得る。
【００１４】ドライバによるアダプタ制御 アダプタ１０は、多数のレジスタを含み、そのいくつか
はアダプタ１０のステータスを確認するためにドライバ
により読出されるかもしれず、その他のものは、アダプ
タ１０を制御するためにドライバによりコマンドとして
書込まれるかもしれず、さらに他のものはアダプタによ
り内部に利用されるのみである。特定の実施例において
は、これらのレジスタは多数の８ワードのレジスタウィ
ンドウを介し、ドライバによりアクセスされる。このレ
ジスタアクセスの方法は、この発明にとって重要ではな
い、単なる設計事項であり、実際、多くのコマンドおよ
びレジスタは、この発明の理解のためには重要でなく、
記載される必要もない。
【００１５】図５に示されるように、アダプタ１０の主
なレジスタの１つは、アダプタステータスレジスタであ
り、包括的に参照番号３５０により示される。その個々
のビットは以下で簡単に記載される。アスタリスク
（＊）でマークを付けられたビットは、マスクされてい
ない限り、セット時に割込を生じる。
【００１６】
【表１】
【００１７】受信および送信ＦＩＦＯに対して個々のス
テータスレジスタも存在する。図６に示され、かつ参照
番号３６０により包括的に示されるＲＸステータスレジ
スタは、２つの１ビットのフラグ、すなわちＩＣおよび
ＥＲ、３ビットのエラーコード、および０ないし１５１
４に変化し得る受信パケット長を有する、ＲＸバイトと
呼ばれる１１ビットのフィールドを含む。以下において
ＲＸバイトに言及した場合、ＲＸバイトのフィールドに
含まれる値を指すということが理解されるべきである。
フラグＩＣは、先頭パケットが不完全である、またはＲ
Ｘ ＦＩＦＯ１７０が空であることを示す。フラグＥＲ
はエラーが生じたことを示し、そのタイプはコードフィ
ールドにおいて特定される。ＲＸステータスレジスタ３
６０は、受信パケットの最後のバイトがＲＸ ＦＩＦＯ
１７０から読出されるとき１つ位置を進める、ＦＩＦＯ
内のリプルである。一旦、最小限の６０バイトがＲＸ
ＦＩＦＯ１７０に記憶されてしまうか、またはＲＸ早期
スレッショルドを超過してしまうかのどちらが起れば、
パケットはＲＸステータスレジスタ３６０で参照できる
ようになる。これ以前にパケットにおいてエラーが発生
したことが知らされると、パケットは捨てられる。これ
以後にエラーが生じると、パケットのステータスがＲＸ
ステータスレジスタ３６０においてエラーというフラグ
を立てられて現われる。
【００１８】パケットがＲＸ ＦＩＦＯ１７０へと受信
されると、ＲＸバイトはインクリメントされる。一旦パ
ケットが受信を完了してしまうと、上述のポストアンブ
ルはＲＸ ＦＩＦＯ１７０に書込まれる。未完了ビット
がクリアされるまでにパケットがＲＸ ＦＩＦＯ１７０
から読出されないなら、ＲＸバイトはパケット長を示す
（エラーがなかったと仮定する）。パケットのバイトが
ＲＸ ＦＩＦＯ１７０から読出されると、ＲＸバイトは
デクリメントされる。これはパケットが完全に受信され
てしまうまでになされ得るが、その場合には、ＲＸバイ
トはＲＸ ＦＩＦＯ１７０に記憶されるパケットのバイ
ト数を示す。パケットデータの最後を過ぎ、ポストアン
ブルまで読出が行なわれると、ＲＸバイトの値は負の数
へとデクリメントされる。パケット受信の完了に先立つ
ＲＸ ＦＩＦＯ１７０からのパケットのバイトの読出
は、第２の早期受信割込のプログラミングを介するか、
または第１の割込後ある期間を単に待機することによ
り、最初の早期受信割込の後に起動され得る。いかなる
ときもドライバがＲＸ放棄コマンドを出し得、かつパケ
ットがＲＸ ＦＩＦＯ１７０から捨てられることにも注
意されたい。
【００１９】図７に示され、かつ参照番号３７０により
包括的に示されるＴＸステータスレジスタは、ＲＸステ
ータスレジスタ同様、スタックされるかのように取扱わ
れる。しかしながら、それは、ステータスフラグレジス
タの真のスタックとは異なって、ステータスフラグ３７
１のレジスタおよび５ビットのカウンタ３７２を含む、
疑似スタックとして実際に実現される。そのような疑似
スタックの利用は、いかなる送信エラーにおいても送信
が止まり、エラーステータスがステータスレジスタから
ポップされるまで再開しないので可能である。したがっ
て、Ｎ個の送信のいかなるシーケンスも、正常であった
または正常ではなかったかもしれないＮ番目の送信に続
く、Ｎ−１の正常な送信のストリングであり得る。ステ
ータスフラグ３７１はＮ番目の送信のステータスを記憶
し、かつカウンタ３７２は、スタックにおける送信数Ｎ
を記憶する。新しいパケット送信では、アダプタは、必
要であればカウンタ３７２および更新フラグ３７１をイ
ンクリメントする。ＴＸステータスレジスタ３７０をポ
ップすることは、カウンタ３７２の自動的デクリメント
という結果を生ずる。ＴＸステータスレジスタ３７０の
内容がアクセスされるとき、カウントが１より大きけれ
ば、次に通常の正常ステータスビットがバス上に強制出
力される。カウントが１に等しければ、ステータスフラ
グ３７１の内容がバスに与えられ、最新の送信のステー
タスを示す。カウントが０に等しければ、ＴＸステータ
スレジスタ３７０はバスに０を与えることにより空とし
て示される。
【００２０】フラグ３７１は、送信完了フラグ、送信の
正常完了で割込みが生じるべきかどうかを特定するフラ
グ、およびいくつかのエラーフラグである。ドライバが
ＴＸステータスレジスタ３７０を読出し、かつＴＸ完了
ビットがセットされるときはいつも、スタックはポップ
され、もしあるなら、次のＴＸステータスが読出される
かもしれない。このスタックからすべてをポップするこ
とで、アダプタステータスレジスタ３５０において上述
のＴＸ完了割込ビットがオフになる。パケットの完了が
ホストに知らされるときには、パケットは既にＴＸ Ｆ
ＩＦＯ１９０から捨てられてしまっている。エラーが生
じ、かつパケットが再送信される必要があるなら、それ
はＴＸ ＦＩＦＯ１９０に再びコピーされるべきであ
る。パケットがまだアダプタにコピーされている間にエ
ラーが生じたとすると、ホストはアダプタにパケットを
コピーし続ける。アダプタへのコピーが完了すると、パ
ケットは捨てられる。
【００２１】パケット送信 基本的送信手続は、図８ないし図９のフローチャートに
より示されるように、２つの独立したプロセスとしてア
ダプタにより行なわれる。図８は、アダプタにコピーさ
れるパケットデータが存在するとき、ドライバにより行
なわれるプロセスを図示し、図９はパケットを物理媒体
に送信するとき、アダプタにより行なわれるプロセスを
図示する。図８に示されるように、ドライバは最初、Ｔ
Ｘ使用可能スレッショルドに対し、ＴＸ ＦＩＦＯ１９
０のフリーバイト数をステップ４００で比較する。この
比較は、ドライバのポーリングによりなされるかもしれ
ず、またはＴＸ使用可能スレッショルドコマンドは、Ｔ
Ｘ使用可能スレッショルドが満たされるときアダプタが
割込を出すように、行なわれるかもしれない。ＴＸ使用
可能スレッショルドが満たされるまでは、制御はこの比
較動作に残る。ＴＸ使用可能スレッショルドが満たされ
ると、制御はステップ４０５に移り、そこでは１ブロッ
クのデータがドライバによりＴＸ ＦＩＦＯ１９０にコ
ピーされる。次に、ステップ４１０では、アダプタにコ
ピーされるべきデータがさらに残っているかどうかが決
定される。残っていなければ、ドライバが、アダプタに
コピーされるパケットデータをさらに有するまでの間、
プロセスは終了する。さらにデータが残っているなら、
制御はステップ４１５に進み、そこではＴＸ ＦＩＦＯ
１９０が調べられて、それが一杯であるかどうかを決定
する。ＴＸ ＦＩＦＯが一杯でなければ、制御は再びス
テップ４０５に移る。そうでない場合、制御はステップ
４００に戻る。パケットプリアンブル３０５において特
定されるパケット長が、６０バイトよりも少ないとき、
アダプタはパケットを６０バイトの最小値にパディング
する。複数のパケットが、図８のプロセスを用いること
により、ＴＸ ＦＩＦＯ１９０に記憶され得る。
【００２２】図９は、パケットがＴＸ ＦＩＦＯ１９０
から物理媒体に送信されるプロセスを示す。ステップ４
２０では、ＴＸ ＦＩＦＯ１９０のバイト数が、ＴＸ開
始スレッショルド以上かどうかが決定される。ＴＸ開始
スレッショルドは、ドライバにより変えられて、伝送ア
ンダランの可能性を減じるかもしれない。制御はＴＸ開
始スレッショルドが満たされるまでこのステップにとど
まり、満されれば制御はステップ４２５へと移る。ステ
ップ４２５で、アダプタはＴＸ ＦＩＦＯ１９０からパ
ケットを送信し始め、かつそれを、全パケットが送信さ
れてしまうか、またはエラーが生じた時まで続け、この
とき制御はステップ４３０へと移る。ステップ４３０で
は、エラーが送信中に検出されたかどうかが決定され
る。もしそうであれば、制御はステップ４３５へと移
り、そこでエラーがアンダランエラーであったかどうか
が決定される。エラーがアンダランエラーであったな
ら、次に「不正」ＣＲＣが故意にステップ４４０で生成
される。エラーがアンダランエラーではなかったか、ま
たは不正ＣＲＣが生成された後であれば、制御は、ステ
ップ４４５へ移りエラーステータスが更新され、次にス
テップ４５０に移り送信機が不能化される。ステップ４
３０でエラーが検出されなかったなら、制御はそこから
ステップ４６０へ移り、そこで送信ステータスが更新さ
れる。次に、ステップ４６５では、ソフトウェアプロト
コル（ドライバ）が照合されて、パケット送信完了の確
認が必要かどうかが決定される。もしそうでなければ、
制御は戻ってステップ４２０のループを、再び開始し、
次のパケットの送信を待つ。確認が要求されている場
合、ステップ４７０では、ドライバはアダプタから次の
パケット送信が正常に完了したときの割込を要求し、そ
の後制御はステップ４２０のループに移る。
【００２３】送信アンダランは、一般的に高い割込遅延
時間の結果であり、それはドライバの制御の範囲外であ
る。パケットがアンダランするなら、ドライバは、再送
信されたパケットが再びアンダランしないことを保証し
ようと欲するかもしれない。これは、ＴＸ開始スレッシ
ョルドを、パケットよりも大きな量に調整することによ
ってなされ得るので、パケットが完全にアダプタにコピ
ーされるまで、送信は始まらない。
【００２４】プログラム可能ＴＸ使用可能スレッショル
ドはドライバによりアダプタに与えられ、特定数のバイ
トがＴＸ ＦＩＦＯ１９０で使用可能となるとき、アダ
プタが割込を生じることを引起こす。これは、ＴＸ Ｆ
ＩＦＯ１９０におけるいくつかのデータが送信された後
に、ドライバがアダプタへのデータコピーを再開しコピ
ーし続けることを可能にする。ＴＸ使用可能スレッショ
ルドが、次の送信されるパケットのサイズよりも小さい
特定量で利用され、かつパケットの一部のみがＴＸ Ｆ
ＩＦＯ１９０にコピーされるなら、ドライバはパケット
のその部分よりも大きく早期ＴＸスレッショルドを調整
して、アンダランを防ぐことを欲するかもしれない。こ
の決定は、ＴＸ ＦＩＦＯ１９０のパケット部分のサイ
ズが、予期される割込遅延時間の間に送信され得る量よ
りも大きいかどうかに基づくであろう。
【００２５】アダプタによるパケット受信 図１０のフローチャートには、アダプタにより行なわれ
る基本的受信手続が示される。プロセスはステップ５０
０に始まり、そこではアダプタは、新しいパケットが受
信され始めるのを待ち、その後、制御はステップ５０５
に移る。ステップ５０５では、パケットの８０２．３プ
リアンブルが受信され、コントローラにより捨てられ
る。次に、ステップ５１０ではパケットの次のバイトが
受信され、かつＲＸ ＦＩＦＯ１７０に記憶され、その
後、ＲＸバイトはステップ５１５でインクリメントされ
る。上述のように、部分的に受信されたパケットおよび
それに対応するステータスの値は、ＲＸバイトが６０バ
イトの最小値に達するか、またはＲＸ早期スレッショル
ドを超えるまで、ドライバによって参照できるようには
ならない。
【００２６】その後、ステップ５２０では、ＤＭＡバッ
クアップが可能化されるなら、ＲＸフリー、つまりＲＸ
ＦＩＦＯ１７０に残るフリーバイト数が、ＤＭＡスレ
ッショルドに比較される。不十分な数のバイトしかフリ
ーでないなら、次に制御はステップ５２５に移り、そこ
でＤＭＡプロセスが始まる（以下でより詳しく述べられ
る）。十分なバイトが残っているなら、制御はステップ
５３０に移る。
【００２７】ステップ５３０では、全パケットが受信さ
れたかどうかが決定される。もしそうであれば、制御は
ステップ５３５に移り、ＲＸステータスレジスタが調整
され、その後、ＲＸ完了割込は、ステップ５００へ戻る
前に、ステップ５４０で生成される。全パケットがステ
ップ５２０で受信されていなかったなら、制御はステッ
プ５４５に移り、そこで早期ＲＸ割込が可能化されてい
るかどうかが調べられる。もし可能化されていなけれ
ば、制御はステップ５１０に戻り、より多くのパケット
を受信する。早期ＲＸ割込が可能化されているなら、次
に制御はステップ５４５からステップ５５０へ移り、そ
こでＲＸバイトが早期ＲＸスレッショルドに比較され
る。ＲＸバイトが早期ＲＸスレッショルドよりも小さけ
れば、次に制御はステップ５１０に戻る。そうでない場
合は、制御はステップ５５５に移り、そこで早期ＲＸ割
込が生じて、ホストにパケットをコピーし始めてもよい
ことをドライバに知らせる。ステップ５５５の後は、制
御はステップ５１０に戻る。
【００２８】受信中のＤＭＡバックアップ ホストＣＰＵは、他の割込により過度に遅れ、そのため
ＲＸ ＦＩＦＯ１７０を十分に速く処理できないように
なるかもしれないので、ＲＸ ＦＩＦＯ１７０からホス
トへとデータをコピーするＰＩＯのＤＭＡバックアップ
は有益である。ＤＭＡバックアップは、ホストメモリに
位置し、かつシステムバス２０を介してアクセスされ
る、長さ２５６ないし１６Ｋバイトの連続的なメモリの
ブロックからなるＤＭＡリングバッファを用いる。ホス
トインターフェース２００の中に含まれるＤＭＡ回路
は、ＤＭＡバックアップが選択されている場合、初期化
の間に一度セットアップされ、ホストメモリのＤＭＡリ
ングバッファへのＤＭＡチャネルをアクセスする。ＤＭ
Ａチャネルは、ＤＭＡリングバッファ空間の最後で自動
的にラップアラウンド（回り込み）するように、データ
を受信リングヘ転送するためにプログラムされる。ＤＭ
Ａリングバッファに記憶されるパケットは、ＲＸＦＩＦ
Ｏ１７０のそれらと同様の構造を有する。
【００２９】ＤＭＡモードが起動されると、ＤＭＡコン
トローラは、ＲＸ ＦＩＦＯ１７０の先頭からＤＭＡリ
ングバッファへと、バイトをコピーし始め、一方受信回
路１３０はＲＸ ＦＩＦＯ１７０の最後にデータを加え
続けることができる。ＤＭＡコントローラは好ましく
は、受信回路１３０がＲＸ ＦＩＦＯ１７０にバイトを
加えるよりもわずかに速い速度で、ＤＭＡリングバッフ
ァへとバイトをコピーする。情報をドライバに与えるた
めに３つのレジスタが維持され、それらはホストＤＭＡ
リングバッファ読出インデックス、ホストＤＭＡリング
バッファ書込インデックス、およびホストＤＭＡリング
バッファ最終インデックスである。ホストＤＭＡリング
バッファ読出インデックスは、次にドライバによりＤＭ
Ａリングバッファから読出される次のバイトのアドレス
を特定する。このレジスタは、ドライバによってのみ書
込可能であり、かつそれにより維持されなければならな
い。ホストＤＭＡリングバッファ書込インデックスは、
ＤＭＡコントローラにより書込まれる次のバイトに対す
るアドレスを特定する。ホストＤＭＡリングバッファ読
出インデックスがホストＤＭＡリングバッファ書込イン
デックスに等しければ、ＤＭＡリングバッファは空であ
る。ホストＤＭＡリングバッファ書込インデックスとホ
ストＤＭＡリングバッファ読出インデックスとが、次の
ＤＭＡ転送（典型的には４または８バイトの固まり）に
よりこれら２つがネットワーク上で衝突するほど近くな
るとき、一杯の状態となる。ホストＤＭＡリングバッフ
ァ最終インデックスは、ＤＭＡリングバッファにコピー
された最終受信パケットポストアンブルのアドレスを特
定する。ホストＤＭＡリングバッファ最終インデックス
は、ポイントされた位置のポストアンブル内で特定され
た長さとともに、ＤＭＡリングバッファ内の一連のパケ
ットを介してトレースするのに利用され得るが、通常、
完全なパケットが、ＤＭＡリングバッファ内に１個をこ
えて存在することはないだろう。ＤＭＡリングバッファ
アドレスに関する演算が、ＤＭＡリングバッファ空間の
境界で適切にラップアラウンドするようにＤＭＡリング
バッファのサイズを法として行なわれるべきであること
に注意されたい。
【００３０】ドライバによる受信データのコピー ドライバが受信完了割込または早期受信割込に応答する
とき、それは、アダプタステータスレジスタのホストＤ
ＭＡリングバッファ利用中ビットを最初に照合する。Ｄ
ＭＡリングバッファが利用中であるなら、ＤＭＡが不能
化され、かつ次にＲＸ ＦＩＦＯ１７０が処理されるま
でに、ドライバは第１に、ＤＭＡリングバッファを空に
する。
【００３１】そうでない場合には、ＤＭＡリングバッフ
ァが利用中ではなく、かつドライバが有効パケットの受
信完了割込に応答しているなら、ドライバはパケットの
ホストへの単なるコピーを始める。エラーのあるパケッ
トは捨てられる。
【００３２】ドライバが早期受信割込に応答しているな
ら、それは図１１のフローチャートにより示される手続
に従う。ステップ６００においては、早期受信割込は肯
定応答され、それはさらに早期受信割込を不能化する。
次に、ステップ６１０において、この早期割込が、この
パケットに対する第１の早期受信割込であるかどうかが
決定される。これは、アダプタの早期受信スレッショル
ドと、ドライバにより維持される早期受信スレッショル
ドの値とを、比較することによりなされ得る。後者の方
が小さければ、アダプタは、このパケットに対する第２
の早期受信割込のためにプログラムされているのだが、
そこではパケットはホストにコピーされる用意ができて
いるべきであり、制御はステップ６２０に移る。パケッ
トがステップ６２０においてホストにコピーされた後、
制御はステップ６３０へと進み、そこで早期受信スレッ
ショルドがドライバにより維持される値にリセットされ
る。次に、早期受信割込は、ステップ６４０において再
び可能化され、ドライバはここから抜ける。
【００３３】ステップ６１０において、この早期割込が
このパケットに対する第１の早期受信割込であることが
示されるなら、制御はステップ６５０に移る。ホストコ
ンピュータプロトコルが早期パケットインジケーション
を可能にするなら、次にステップ６５０において、ドラ
イバはＲＸバイトを、早期受信スレッショルドがＣＰＵ
の割込遅延時間を適切に説明しているかどうかを決定す
るために、プロトコルの早期予見サイズと比較する。２
つの比較された値が相当な量異なるなら、早期受信スレ
ッショルドは調整され、このとき、パケットの早期予見
部分はプロトコルに対する専用の早期予見バッファにコ
ピーされる。イーサネット制御回路１５０に組込まれた
割込タイマは、早期受信スレッショルドが調整されるべ
きかどうかを決定するのに、代わりに利用されるかもし
れない（かつ早期送信割込への類似した調整が必要かど
うかを決定するのに利用されるかもしれない）。次に、
ステップ６６０では、ＲＸバイトがＲＸステータスレジ
スタにおいて特定されるパケット長と比較される。パケ
ットが、受信すべき残りのバイトを相当の量有し、パケ
ットの最後の部分の受信が完了するまでにドライバが、
ＲＸ ＦＩＦＯ１７０のかなりの部分を空にするような
場合には、ステップ６７０において、第２の早期受信割
込に、アダプタをプログラムすることが決定され、制御
はステップ６８０に移る。ステップ６８０においてアダ
プタは、パケットの長さから割込遅延時間の間に受信さ
れるであろうバイトの数を減じたものに等しい早期受信
スレッショルドに、プログラムされる。ステップ６８０
の後では、上述のように、制御はステップ６４０に移
る。
【００３４】この発明はここでは、特定の実施例に関連
して説明されてきた。他の実施例は、当業者に対して明
らかだろう。したがって、前掲の特許請求の範囲に示さ
れるものを除いては、この発明が限定されることを意図
するものではない。
【図面の簡単な説明】
【図１】ツイステッドペア物理媒体で利用される、この
発明によるイーサネットアダプタのブロック図である。
【図２】同軸ケーブルの物理媒体で利用される、この発
明によるイーサネットアダプタのブロック図である。
【図３】特定の実施例の送信データパケットの構造を示
す図である。
【図４】特定の実施例の受信データパケットの構造を示
す図である。
【図５】特定の実施例のアダプタステータスレジスタの
構造を示す図である。
【図６】特定の実施例の受信ステータスレジスタの構造
を示す図である。
【図７】特定の実施例の送信ステータスレジスタの構造
を示す図である。
【図８】早期送信割込での送信プロセスを示す、フロー
チャート図である。
【図９】早期送信割込での送信プロセスを示す、フロー
チャート図である。
【図１０】早期受信割込でのアダプタ受信プロセスを示
す、フローチャート図である。
【図１１】早期受信割込に応答するドライバプロセスを
示す、フローチャート図である。
【符号の説明】
１０ アダプタ １００ トランシーバ １３０ 受信制御回路 １４０ 送信制御回路 １６０ 受信ＦＩＦＯ回路 １８０ 送信ＦＩＦＯ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポール・ウィリアム・シェラー アメリカ合衆国、94086 カリフォルニア 州、サニィベイル、ガーデニア・ウェイ、 1054 (72)発明者 ジェイムズ・ピィ・リバーズ アメリカ合衆国、94086 カリフォルニア 州、サニィベイル、イースト・イブリン・ アベニュ、730、ナンバー・137 (72)発明者 シンシア・ジィックマンド アメリカ合衆国、95006 カリフォルニア 州、ボールダー・クリーク、ローブル・ロ ード、114 (72)発明者 グレン・ダブリュ・コネリー アメリカ合衆国、94086 カリフォルニア 州、サニィベイル、サウス・フェアー・オ ークス・ブールバード、655、ビィ・301 (72)発明者 ニルズ・イー・ストロール アメリカ合衆国、95376 カリフォルニア 州、トレイシー、バーチウッド・ドライ ブ、1885 (72)発明者 リチャード・エス・レイド アメリカ合衆国、94043 カリフォルニア 州、マウンテン・ビュー、スティエリン・ アベニュ、465、ナンバー・15

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 ホストコンピュータを通信媒体を用いた
    コンピュータネットワークに結合するためのデータ通信
    アダプタ装置であって、 ａ）媒体を介してデータを受信および送信するように結
    合されるトランシーバと、 ｂ）送信データバッファと、 ｃ）前記トランシーバ、前記送信データバッファ、およ
    び前記ホストコンピュータに結合され、前記トランシー
    バが前記通信媒体を介して前記送信データバッファから
    データ送信を開始することを引起こす、パケット送信信
    号を生成するためのデータ送信制御回路と、 ｄ）受信データバッファと、 ｅ）前記トランシーバ、前記受信データバッファ、およ
    び前記ホストコンピュータに結合され、前記トランシー
    バにより受信されたデータを前記受信データバッファに
    記憶し、かつ前記トランシーバによりデータが受信され
    たことを前記ホストコンピュータに伝える受信割込を生
    成するためのデータ受信制御回路とを含み、前記データ
    受信制御回路が、一旦前記トランシーバが、前記通信媒
    体を介してすべての前記データパケットより少ない、予
    め定められた数のデータパケットのバイトを受信する
    と、受信割込を生じるように動作する、データ通信アダ
    プタ装置。
  2. 【請求項２】 ａ）イーサネット制御回路と、 ｂ）ホストインターフェース回路とをさらに含み、前記
    イーサネット制御回路、前記ホストインターフェース回
    路、前記データ受信制御回路、前記データ送信制御回
    路、前記受信データバッファおよび前記送信データバッ
    ファがすべて、単一の特定用途向集積回路（ＡＳＩＣ）
    に含まれる、請求項１に記載のデータ通信アダプタ装
    置。
  3. 【請求項３】 前記データ受信制御回路がプログラム可
    能である、請求項１に記載のデータ通信アダプタ装置。
  4. 【請求項４】 前記データ送信制御回路は、前記送信デ
    ータバッファが、すべての前記データパケットより少な
    い予め定められた数のデータパケットのバイトを含むと
    き、前記パケット送信信号を生成するよう、プログラム
    可能である、請求項１に記載のアダプタ装置。
  5. 【請求項５】 アダプタを介し、コンピュータネットワ
    ーク通信媒体からホストコンピュータへ、パケットのデ
    ータを転送する方法であって、 ａ）前記パケットの予め定められた第１の受信スレッシ
    ョルド数のバイトを、トランシーバを介して前記通信媒
    体から受信し、かつアダプタ受信バッファに記憶するス
    テップと、 ｂ）そこで直ちに、前記アダプタから前記ホストコンピ
    ュータへ第１の早期受信割込を生成するステップと、 ｃ）その後に、前記パケットの残りを前記トランシーバ
    を介して前記通信媒体から受信し、前記アダプタ受信バ
    ッファに記憶するステップとを含む、方法。
  6. 【請求項６】 前記ホストコンピュータが、早期インジ
    ケーションを可能にし、かつ早期予見サイズを有するド
    ライバを用い、かつ予め定められた第１のスレッショル
    ド数のバイトを受信するステップが、前記早期予見サイ
    ズにほぼ等しい数のバイトを受信するステップを含む、
    請求項５に記載の方法。
  7. 【請求項７】 前記ホストコンピュータが、早期インジ
    ケーションを可能にし、かつ早期予見サイズを有するド
    ライバを用い、かつ前記アダプタおよび前記ホストコン
    ピュータがともに割込遅延時間を有し、前記方法は予め
    定められた第１の受信スレッショルド数のバイトを受信
    する前記ステップの後にさらに、前記トランシーバを介
    し前記通信媒体から前記パケットのバイトを受信し、か
    つアダプタにそれを記憶し続けるステップを含み、予め
    定められた第１の受信スレッショルド数のバイトを受信
    する前記ステップは、予め定められたデータ受信速度に
    前記割込遅延時間を乗じたものを、前記早期予見サイズ
    から減じたものにほぼ等しい、予め定められた第１の受
    信スレッショルド数のバイトを受信するステップを含
    む、請求項５に記載の方法。
  8. 【請求項８】 前記第１の割込を生成するステップの後
    に、 ａ）前記早期予見サイズに対し、前記アダプタ受信バッ
    ファに記憶されたバイト数を評価するステップと、 ｂ）前記評価ステップが、ほぼ同じであることを示さな
    いなら、前記受信スレッショルドを調整するステップと
    をさらに含む、請求項７に記載の方法。
  9. 【請求項９】 前記パケットが、前記パケットの長さを
    バイトで特定するプリアンブルを含み、第１の早期受信
    割込を生成する前記ステップの後、かつ残りの前記パケ
    ットを受信する前記ステップの前に、 ａ）前記パケットの前記長さに従って、前記受信スレッ
    ショルドを調整するステップと、 ｂ）前記パケットのバイトを、前記トランシーバを介し
    て、前記通信媒体から受信し、かつアダプタバッファに
    記憶し続けるステップと、 ｃ）その後に、前記パケットの完全な受信に先立って、
    前記アダプタから前記ホストコンピュータへ、第２の早
    期受信割込を生成するステップとをさらに含む、請求項
    ５に記載の方法。
  10. 【請求項１０】 前記アダプタ受信バッファは予め決定
    されたサイズを有し、前記方法はさらに、 ａ）データパケットのバイトが、前記トランシーバを介
    して、前記通信媒体からさらに受信され、かつ前記アダ
    プタ受信バッファに記憶され、その一方、前記アダプタ
    受信バッファが、まだ前記ホストコンピュータに転送さ
    れていない少なくとも１つのパケットの割当てられたバ
    イトを含み、前記アダプタ受信バッファの割当てられた
    バイトの総数が、予め決定されたアダプタ受信バッファ
    のフリーバイトスレッショルドよりも小さい、前記アダ
    プタ受信バッファの前記サイズに等しいなら、ダイレク
    トメモリアクセス（ＤＭＡ）モードを起動するステップ
    と、 ｂ）データのバイトを、前記トランシーバを介して、前
    記通信媒体からさらに受信し、かつＤＭＡを介して、ホ
    ストコンピュータ受信バッファに記憶するステップとを
    さらに含む、請求項５に記載の方法。
  11. 【請求項１１】 アダプタを介して、ホストコンピュー
    タからコンピュータネットワーク通信媒体へ、データの
    パケットを転送する方法であって、 ａ）前記パケットの早期送信スレッショルド数のバイト
    を、前記ホストコンピュータから転送し、アダプタ送信
    バッファに記憶するステップと、 ｂ）そこで直ちに、前記トランシーバを介して、前記ア
    ダプタ送信バッファから前記コンピュータネットワーク
    通信媒体へ、前記パケットの送信を開始するステップ
    と、 ｃ）前記トランシーバを介しての、前記アダプタ送信バ
    ッファから前記コンピュータネットワーク通信媒体へ
    の、前記パケットの送信に少なくとも部分的に並行し
    て、前記パケットの残りを前記ホストコンピュータから
    受信し、前記アダプタ受信バッファに記憶するステップ
    とを含む、方法。
  12. 【請求項１２】 アダプタを介し、ホストコンピュータ
    とコンピュータネットワーク通信媒体間で、データのパ
    ケットを転送する方法であって、 ａ）第１のパケットの予め定められた第１の受信スレッ
    ショルド数のバイトを、前記トランシーバを介し前記通
    信媒体から受信し、アダプタ受信バッファに記憶するス
    テップと、 ｂ）そこで直ちに、前記アダプタから前記ホストコンピ
    ュータへ、第１の早期受信割込を生成するステップと、 ｃ）第１のパケットの残りを、前記トランシーバを介し
    前記通信媒体から受信し、前記アダプタ受信バッファに
    記憶するステップと、 ｄ）第２のパケットの早期送信スレッショルド数のバイ
    トを、前記ホストコンピュータから転送し、アダプタ送
    信バッファに記憶するステップと、 ｅ）そこで直ちに、前記トランシーバを介して、前記ア
    ダプタ送信バッファから前記コンピュータネットワーク
    通信媒体へ、前記第２のパケットの送信を起動するステ
    ップと、 ｆ）前記トランシーバを介しての、前記アダプタ送信バ
    ッファから前記コンピュータネットワーク通信媒体へ
    の、前記第２のパケットの送信に少なくとも部分的に並
    行して、前記第２のパケットの残りを、前記ホストコン
    ピュータから受信し、前記アダプタ受信バッファに記憶
    するステップとを含む、方法。
  13. 【請求項１３】 各々のパケットは、前記各々のパケッ
    トの長さをバイトで特定するプリアンブルを含み、前記
    方法はさらに、第１の早期受信割込を生成する前記ステ
    ップの後、および前記第１のパケットの残りを受信する
    前記ステップの前に、 ａ）前記第１のパケットの、前記長さに従って、前記受
    信スレッショルドを調整するステップと、 ｂ）前記第１のパケットのバイトを、前記トランシーバ
    を介し前記通信媒体から受信し、かつアダプタ受信バッ
    ファに記憶するステップと、 ｃ）前記第１のパケットの受信完了に先立って、前記ア
    ダプタから前記ホストコンピュータへ、第２の早期受信
    割込を生じるステップとをさらに含む、請求項１２に記
    載の方法。
  14. 【請求項１４】 前記アダプタ受信バッファは予め定め
    られたサイズを有し、前記方法はさらに、 ａ）データパケットのバイトが、前記トランシーバを介
    して、前記通信媒体からさらに受信され、かつ前記アダ
    プタ受信バッファに記憶されて、その一方、前記アダプ
    タ受信バッファが、まだ前記ホストコンピュータに完全
    に伝送されていない少なくとも１つのパケットの割当て
    られたバイトを含み、前記アダプタ受信バッファの割当
    てられたバイトの総数が、前記アダプタ受信バッファの
    前記サイズから、予め定められたアダプタ受信バッファ
    のフリーバイトスレッショルドを減じたものに等しいよ
    うなら、ダイレクトメモリアクセス（ＤＭＡ）モードを
    開始するステップと、 ｂ）前記トランシーバを介して、前記通信媒体からデー
    タのバイトをさらに受信し、かつＤＭＡを介し、前記バ
    イトをホストコンピュータ受信バッファさらに記憶する
    ステップとをさらに含む、請求項１３に記載の方法。
  15. 【請求項１５】 複数の動作の各々に対し、予め定めら
    れた数の状態フラグにより表わされる状態を与える、電
    子レジスタスタック構造であって、前記動作は、完了時
    において、第１の状態、および少なくとも１つの他の状
    態のうちの１つを有することができ、前記レジスタスタ
    ック構造からは一度に１動作の状態が現在アクセス可能
    であり、現在アクセス可能な状態は、前記レジスタスタ
    ック構造をポップすることにより、残りの動作の状態を
    アクセス可能にするように前記レジスタスタック構造か
    ら除去されることができ、前記動作の状態の記憶は、前
    記少なくとも１つの他の状態のうちの１つを有する動作
    とともに停止され、前記レジスタスタック構造は、 ａ）前記予め定められた数の状態フラグを含む状態レジ
    スタと、 ｂ）カウンタレジスタと、 ｃ）新しい動作の状態を示すのに必要な様に、前記状態
    レジスタの内容を変更することにより、前記レジスタス
    タック構造に対する前記新しい動作の前記状態を記憶
    し、かつ前記カウンタレジスタをインクリメントするた
    めの手段とを含み、前記カウンタは、前記現在アクセス
    可能な状態が、前記新しい動作の前記状態であるかどう
    か、または残りの動作の状態であるかどうかを示し、前
    記構造はさらに、 ｄ） ｉ）前記現在アクセス可能な状態が前記新しい動作の前
    記状態であることを前記カウンタが示すなら、前記状態
    レジスタの内容を与え、かつ ii）前記現在アクセス可能な状態が残りの動作の状態で
    あることを前記カウンタが示すなら、前記第１の状態を
    与えることによって前記現在アクセス可能な状態を与え
    るための手段を含み、 前記構造はさらに、 ｅ）前記カウンタをデクリメントすることにより前記レ
    ジスタスタック構造をポップするための手段を含む、構
    造。
  16. 【請求項１６】 前記第１の状態は正常な状態であり、
    かつ前記少なくとも１つの他の状態の各々はエラー状態
    である、請求項１５に記載のレジスタスタック構造。
  17. 【請求項１７】 前記現在アクセス可能な状態を与える
    ための前記手段はさらに、前記カウンタが、すべての動
    作状態が前記レジスタスタック構造からポップされたこ
    とを示すとき、ゼロ状態を与える、請求項１５に記載の
    レジスタスタック構造。
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