KR910002325B1 - 데이타 교환용 데이타 전송 버퍼회로 - Google Patents

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Abstract

내용 없음.

Description

데이타 교환용 데이타 전송 버퍼회로
제1a 및 1b도는 스위칭 장치를 통한 데이타 소스와 데이타 목적지간의 종래기술의 데이타 전송도.
제2도는 본 발명에 따른 데이타 교환용 데이타 전송 버퍼회로가 적용될 수 있는 시뮬레이션 프로세서를 사용한 시스템도.
제3도는 제2도의 시스템에 사용될 수 있는 이벤트 전송 네트워크의 일예.
제4도는 이벤트 전송 네트워크의 또 다른 예.
제5도는 제2도에 도시된 시뮬레이션 프로세서에 사용된 게이트 프로세서의 구조.
제6도는 본 발명의 실시예에 따른 이벤트 전송 버퍼.
제7도는 제6도에 도시된 이벤트 전송 버퍼내의 버피의 구조.
제8도는 제6도에 도시된 이벤트 전송 버퍼내의 데이타 판독신호 발생회로의 구조.
제9도는 본 발명에 따른 데이타 교환용 데이타 전송 버퍼회로가 사용될 수 있는 시뮬레이션 프로세서의 구조의 일예.
제10도는 본 발명의 다른 실시예에 따른 복수의 프로세서 사이의 데이타 전송시스템.
제11도는 제10도에 도시된 데이타 전송시스템에 사용된 이벤트 전송장치의 구조.
제12도는 종래기술의 멀티 스테이지 스위칭 네트워크의 일예.
제13도는 제10도의 장치내의 스위칭 모듈 갯수의 감소를 나타낸 도표.
본 발명은 데이타 교환용 데이타 전송 버퍼회로와 이 데이타 전송 버퍼회로를 사용한 프로세서간의 데이타 전송시스템에 관한 것이다. 본 발명에 따른 데이타 전송 비퍼회로들은 시뮬레이션 프로세서(SP)시스템에 사용될 수 있다.
처리의 분배를 할당하고 이 처리의 분배를 병렬로 수행하기 위하여 프로세서들을 상호 연결시키는 전송네트워크를 가진 다수의 프로세서에 의한 데이타 처리에 있어서 프로세서들 사이에 데이타를 가능한한 신속하게 전송하는 것이 필요하다.
일반적으로, 복수의 데이타 소스로부터 복수의 데이타 목적지로 데이타를 전송하기 위하여, 이 데이타 소스들과 데이타 목적지들이 스위칭장치를 통하여 직접 연결된다. 이 경우에는, 복수의 호출이 동일한 데이타 목적지에 대하여 동시에 발생할때, 단지 하나의 호출만을 제외한 모든 호출들은 대기상태에 놓이게 된다. 그와 같은 상황하에서는 다른 데이타 소스들로부터의 데이타 전송 요청에 따라 해당 데이타 소스로부터의 데이타 배급시간을 제어하는 것이 필요하다.
이러한 데이타 배급시간의 제어를 간단히 하기 위하여, 동일한 데이타 목적지에 대한 동시다발 호출이 발생하는 곳으로 전송될 데이타를 기억하기 위한 충분한 기억용량을 가진 입력버퍼 및 출력버퍼를 제공하는 것이 가능하다. 그러나 그와같은 경우에 있어서는 다수의 버퍼가 요구되는 단점이 있다. 이 단점은 이 버퍼들이 멀티 스테이지 데이타 교환회로용으로 사용될때 더욱 더 커진다.
본 발명의 목적은 비교적 단순한 제어방법으로 비교적 소수의 버퍼에 의해 다수의 프로세서들 사이의 데이타 전송을 가능하게 하는 데이타 교환용의 개량된 데이타 전송 버퍼회로를 제공하는 것이다.
본 발명의 다른 목적은 비교적 단순한 제어방법으로 비교적 소수의 버퍼에 의해 프로세서들 사이의 데이타 전송에 적합한 데이타 교환용의 데이타전송 버퍼회로를 사용한 다수의 프로세서 사이의 개량된 데이타전송시스템을 제공하는 것이다.
또한, 본 발명의 또다른 목적은 복수의 이벤트(event)전송 버퍼를 사용하여 복수의 프로세서들 사이의 개량된 데이타 전송시스템을 제공하는 것이다.
시스템의 구성은 이 시스템이 비교적 단순한 구조를 가진 이벤트 전송 버퍼들을 간단히 연결시킴으로써 구성될 수 있으므로 비교적 용이하다.
본 발명의 특징에 따라, 복수의 데이타 소스로부터 복수의 데이타 목적지로의 데이타 공급에 의한 데이타교환용 데이타 전송 버퍼회로가 제공되어 있으며, 이 버퍼회로는 복수의 데이타 소스로부터 전송된 데이타를 독립적으로 수신 및 기억하는 복수의 데이타 소스에 해당하는 복수의 버퍼; 버퍼에 기억된 데이타 양이 소정한계에 도달할때 버퍼 제한신호를 보내는 버퍼 제한 신호 발생회로; 버퍼중의 하나를 선택하고 또 데이타가 공급되는 버퍼의 빈공간에 관한 잔여데이타 양과 정보에 근거하여 선택된 버퍼에 대하여 데이타 판독신호를 발생시키는 데이타 판독 신호 발생회로; 및 데이타 판독신호 발생회로에 의해 선택된 데이타를 채택하고 이 채택된 데이타를 배급하는 선택데이타 배급회로를 포함하고 있다.
본 발명의 다른 특징에 따라, 데이타 처리가 복수의 프로세서 사이의 데이타 교환에 의해 수행되는 복수의 프로세서들 사이에서의 데이타 전송시스템이 제공되며, 이 시스템은 계층구조적으로 배열된 프로세서군들을 포함하고 있으며, 이 각각의 프로세서군은 프로세서들을 상호 연결시키는 데이타 교환장치를 포함하고 있다. 이 데이타 교환장치는 동위의 프로세서군이나 하위의 데이타 교환장치에 소속된 프로세서들로부터 그리고 상위의 데이타 교환장치로부터 데이타를 독립적으로 수신하는 데이타 수신부와, 복수의 데이타 교환요청 신호들이 존재할때 수신된 데이타의 배급이 이루어질 때까지는 수신된 데이타를 유지하는 데이타 유지부 및 수신된 데이타를 동위의 프로세서군이나 하위의 데이타 교환장치에 소속된 프로세서로 그리고 상위 프로세서군들의 데이타 교환장치들 중의 하나로 선택적으로 배급하는 선택적 데이타 배급부를 포함하고 있다.
본 발명의 바람직한 실시예를 설명하기 전에, 스위칭 장치를 통하여 데이타 소스와 데이타 목적지들 사이의 종래기술의 데이타 전송기와 본 발명이 적용될 시스템들이 제1a, 1b, 2, 3, 4 및 5도와 관련하여 설명되어 있다.
제1a도에 도시되어 있는 종래기술의 데이타 전송 시스템은 복수의 데이타소스(911, 912, …, 91n), 복수의 데이타 목적지(951, 952, …, 95n), 및 스위칭장치(93)로 구성된다. 제1a도의 시스템에 있어서, 복수의 호출이 동일한 데이타 목적지에 대하여 데이타 소스쪽으로부터 발생할때 하나를 제외하고 나머지 모두는 대기상태에 놓이게 된다.
그와 같은 상황하에서는 다른 데이타 소스로부터의 데이타 전송요청에 따라 해당 데이타 소스로부터의 데이타 배급타이밍을 제어하는 것이 필요하다.
제1b도에 도시된 다른 종래기술의 데이타 전송시스템은 복수의 데이타 소스(911, 912, …, 91n), 복수의 입력버퍼(921, 922, …, 92n), 스위칭 장치(93), 복수의 출력버퍼(941, 942, …, 94n), 및 복수의 데이타 목적지(951, 952, …, 95n)에 의해 구성되어 있다. 각각의 입력 및 출력버퍼는 동일한 데이타 목적지에 대하여 동시다발호출이 발생되는 곳으로 전송되는 데이타를 기억하는 충분한 기억용량을 갖는다.
생산전에 초대규모 집적회로(VLSI)의 논리증명에 사용된 시뮬레이션 프로세서 시스템이 제2도에 도시되어 있다. 제2도의 시스템은 컴퓨터(82), 시뮬레이션 프로세서(81), 및 엔지니어링 워크스테이션(디스플레이 및 키이보드; 83)로 구성된다. 시뮬레이션 프로세서(81)는 제어 프로세서(7), 이벤트 전송 네트워크(2), 게이트 프로세서(GP ; 500, 501, …, 563), 입력프로세서(61), 및 출력프로세서(62)로 구성된다.
예컨대, 다중 게이트 프로세서(501 내지 563)는 1초당 12.8M능동 초기평가의 최대속도로 64K초기형 및 512Kbyte메모리의 최대 용량을 가진 분할된 부회로들을 시플레이트한다. 입력 프로세서(61)는 시뮬레이션 동안 외부 입력 패턴들을 회로에 보낸다. 출력 프로세서(62)는 4M 이벤트까지 기억하면서 모니터된 네트들로부터 이벤트들을 수신한다. 이벤트 전송 네트워크(2)는 프로세서간의 통신을 취급한다.
제2도의 시스템에 사용된 이벤트 전송 네트워크(ET)의 예가 제3도에 도시되어 있다. 제3도의 이벤트전송 네트워크는 16게이트 프로세서(GP ; 500 내지 515)로 되어있으며 4개의 게이트 프로세서 또는 계층구조상 1레벨 하위인 4개의 이벤트 전송 네트워크장치, 및 1개의 이벤트 전송 네트워크 장치 또는 계층구조상 1레벨 상위인 한쌍의 입력 프로세서와 출력 프로세서로 분할된다. 이벤트 전송 네트워크 장치들은 각각의 게이트 프로세서가 각각의 클럭 사이클에서 하나의 이벤트를 독립적으로 송수신할 수 있도록 설계되어 있다.
이벤트 전송 네트워크의 상세한 구조는 제4도에 도시되어 있다. 각각의 이벤트 전송 버퍼(1)는 매 클럭사이클마다 4개의 이벤트들을 독립적으로 수신하고 기억한계에 가장 근접한 버퍼로부터 취해진 하나의 이벤트를 송신한다. 이벤트 전송 네트워크 장치는 5개의 이벤트 전송 버퍼를 포함한다.
제3도의 장치에는 3가지 유형의 이벤트 전송경로가 있다.
GPO(500)으로부터 이벤트 전송 네트워크 장치를 경유하여 GP1(501)에 이르는 경로, GP1(501)로부터 이벤트 전송 네트워크 장치, 상위이벤트 전송 및 다른 이벤트 전송 네트워크 장치를 경유하여 GP12(512)로 이르는 경로; 및 GP12(512)로부터 이벤트 전송 네트워크 장치와 상위이벤트 전송 네트워크 장치를 경유하여 출력 프로세서(62)로 이르는 경로가 그것이다. 매 클럭 사이클마다 이벤트들은 파이프라인 처리형식으로 모든 경로들로 전송된다.
제2도의 시스템에 사용된 이벤트 전송 네트워크를 가진 게이트 프로세서의 구조는 제5도에 도시되어 있다. 제5도의 장치는 이벤트 전송 네트워크(2), OR게이트(500a 및 500b), 새로운 이벤트 메모리(500c), 팬아우트 장치(500d), 평가장치(500e), 네트상태 메모리(500f), 및 평가 게이트 메모리(500g1및 500g2)를 포함한 평가 게이트 메모리부(500g)로 구성되어 있다.
제5도의 장치에 있어서, 첫째, 입력 프로세서는 이벤트 전송 네드워크(2)를 통하여 외부 이벤트들을 게이트 프로세서로 보낸다. 게이트 프로세서가 이벤트 전송 네트워크(2)로부터 이벤트를 수신할때, 게이트 프로세서는 수신된 이벤트를 새로운 이멘트 메모리(500c)에 기억시키고 팬아우트 파이프라인을 통하여 팬아우트를 보내기 시작한다. 미등록되지 않았을 경우에는, 팬아우트 초기치는 평가 게이트 메모리(500g1및 500g2)중의 하나에 기억된다. 입력 프로세서 및 이벤트 전송 네트워크가 이벤트들을 보내는 것을 종료할 때, 입력 프로세서 및 이벤트 전송 네트워크는 종료신호를 제어 프로세서에 통지한다. 제어 프로세서는 1씩 단위시간을 증가시키고 시작명령이 단위시간 1동안에 시뮬레이션을 위하여 발령된다. 시작명령에 응하여, 게이트 프로세서는 새로운 이벤트 메모리(500c)를 사용하여 네트상태 메모리(500f)를 업데이트(update)하기 시작한다. 만약 게이트가 사용자 정의 증명 플랙을 가지고 있으면, 이벤트는 역시 출력 프로세서로 보내진다.
업데이팅과 팬아우트 패칭이 완료될때, 팬아우트장치(500d)와 평가장치(500e)로 평가게이트 메모리(500g1및 500g2)의 연결이 스위치된다. 평가장치(500e)는 첫째로, 평가 게이트 메모리(500g2)로부터 경계초기치를 추출한다. 경계네트에 있는 이벤트들은 프로세서간의 전송을 야기시키며 내부초기치에 대한 평가가 시작된다. 전송과 평가는 전송 총경비가 최소화되도록하기 위하여 병렬로 수행된다. 평가장치(500e)가 다음 이벤트를 접출할때 평가장치(500e)는 이 이벤트를 새로운 이벤트 메모리(500e)에 등록시키고 이 이벤트를 팬아우트 장치(500d)에 공급하며 필요하다며 이 이벤트를 이벤트 전송 네트워크(2)에 보낸다. 그런 다음, 팬아우트 장치(500d)는 단위시간 2동안 팬아우트 초기치를 불러오기 시작하는데, 이것은 평가게이트 메모리(500g1)에 기억된다. 평가동안에 게이트 프로세서는 평가장치(500e)가 새로운 이벤트 메모리(500c)에 접근하지 않을 때만 이벤트 전송 네트워크로부터 이벤트를 수신할 수 있다. 모든 게이트 프로세서들이 평가를 완료하고 이벤트 전송 네트워크가 이벤트 전송을 완료할때, 게이트 프로세서들은 단위시간 2시뮬레이션을 시작하기 위하여 종료신호로서 제어프로세서를 통지한다.
본 발명의 실시예에 따른 이벤트 전송 버퍼가 제6도에 도시되어 있다.
제6도의 장치는 버퍼(101, 102, 103 및 104), 레지스터(111, 112, 113 및 114), 버퍼 제한신호 배급회로(12), 데이타 판독신호 발생회로(13), 선택된 데이타배급회로(14), 및 레지스터(15)로 구성되어 있다.
버퍼(101 내지 104)의 각각은 데이타 소스로부터 32비트 데이타 및 1비트의 데이타 유효신호, 데이타 판독신호 발생회로(13)로부터의 판독신호를 수신하고, 레지스터로 데이타를, 버퍼 제한신호 배급회로(12)로 버퍼 제한신호를, 그리고 데이타 판독신호 발생회로(13)로 데이타 잔여량 신호를 배급한다. 선택된 데이타 배급회로(14)는 멀티플렉서형으로 레지스터(111, 112, 113 및 114)로부터 데이타를 수신하고 데이타 판독신호 발생회로(13)로부터의 선택신호에 따라 선택된 데이타를 배급한다. 버퍼 제한신호 배급회로(12)는 버피(101 내지 104)로부터 버퍼 제한신호를 수신하여 버퍼 제한신호를 데이타 소스에 배급한다. 데이타 판독신호 발생회로(13)는 선택결정부로서 레지스터(111 내지 114)로부터의 데이타, 레지스터(15)로부터의 데이타 유효신호, 버퍼(101 내지 104)로부터의 데이타 잔여량 신호 및 데이타 목적지로부터의 버퍼 제한신호를 수신하여 판독신호를 버퍼(101 내지 104)로, 선택신호를 선택된 데이타 배급회로(14)로 배급한다.
버퍼(101 내지 104)의 각각은 데이타 소스에 따라 구비된다. 버퍼(101 내지 104)의 각각은 퍼스트-인-퍼스트-아웃(first-in-first-out; FIFO)메모리로 구성되어 있다. 버퍼내에 기억된 데이타량이 소정의 한계치에 도달할때, 버퍼 제한신호는 버퍼 제한신호 배급회로(12)를 통하여 배급된다.
데이타 판독신호 발생회로(13)는 선택 결정부로서, 버퍼(101 내지 104)로부터의 데이타 잔여량과 데이타 목적지로부터의 버퍼 제한신호에 근거하여 버퍼(101 내지 104)중의 하나를 선택하고 판독신호를 버퍼(101 내지 104)로, 선택신호를 선택된 데이타 배급회로(14)로 배급한다.
데이타 판독신호 발생회로(13)로부터의 선택신호에 근거한 선택된 데이타 배급회로(14)내의 선택된 데이타는 출력 데이타로서 레지스터(15)를 통하여 배급된다. 데이타 유효신호가 데이타 목적지를 지정하기 위하여 이러한 출력데이타에 첨부된다.
이벤트 전송 버퍼내 버퍼의 구조는 제7도에 도시되어 있다. 제7도의 버퍼(101)는 메모리 셀 어레이(101a), AND게이트(101b 및 101c), 기입 어드레스 레지스터(101d), 판독 어드레스 레지스터(101e) 및 감산부(101f)로 구성된다.
데이타는 기입 어드레스 레지스터(101d)에 의해 지정된 메모리 셀 어레이(101a)의 어드레스에 기입된다. 기입 어드레스 레지스터(101d)의 카운트는 데이타 유효신호에 근거하여 발생된 기입신호에 의해 계수된다. 데이타는 판독 어드레스 레지스터(101e)에 의해 지정된 메모리 셀 어레이(101a)의 어드레스로부터 판독된다. 판독 어드레스 레지스터(101e)의 카운트는 데이타 판독신호 발생회로(13)에 의해 발생된 판독신호에 의해 계수된다(제6도).
감산부(101f)는 기입 어드레스 레지스터(101d) 및 판독 어드레스 레지스터(101e)의 카운트 X(W)의 차 Ni=X(W)-X(R)를 계산한다. 이 차 Ni는 데이타 잔여량 신호로서 데이타 판독신호 발생회로(13)에 전송된다.
데이타 잔여량 신호(Ni)는 잔여 데이타의 수를 실제로 표시하는 신호일 것이다. 그러나, 예컨대 계산용 어드레스의 상위 j비트를 사용하여 데이타의 압축으로서 2 내지 2의 j제곱에 관한 셈플링에 근거한 데이타량을 계산하고 공백의 표시로서 1라인을 가산하고 따라서 신호라인의 갯수를 감소시키는 것이 가능하다.
예를 들어, 버퍼의 깊이를 2K워드로 가정하면, 여유수를 표현하는데는 11비트가 필요하다. 그러나, j=2일때, 0 내지 0.5K워드는 "0"으로 표현되고, 0.5∼1K워드는 "1"로, 1∼1.5K워드는 "10"으로, 1.5∼2K워드는 "11"로 표현되며, 또다른 하나의 라인이 공백을 표현하기 위해 가산되며, 필요하다면, 그외의 또 다른 하나의 라인이 버퍼한계를 표현하는데 가산된다. 이러한 배열에 의해, 신호 전송경로는 1버퍼당 4개의 라인으로 구성될 수 있다. 또한, 감산부(101f)로부터 버퍼제한신호를 생성시키는 것이 가능하다.
제6도의 장치내의 데이타 판독신호 발생회로(13)의 구조가 제8도에 도시되어 있다. 데이타 판독신호 발생회로(13)는 버퍼 선택 결정회로(131)와 어드레스 디코더(132)로 구성된다. 어드레스 디코더(132)는 레지스터(111 내지 114)상의 데이타 목적지 어드레스를 디코드하고 데이타 목적지를 표시하는 신호를 배급한다. 버퍼 선택 결정회로(131)는 데이타 목적지의 버퍼 제한 신호를 수신하고, 어드레스 디코더(132)의 출력에 근거를 둔 버퍼 제한상태에 있지 않은 데이타 목적지에 보내질 데이타를 유지하는 버퍼를 검출하고, 버퍼로 부터의 데이타 잔여량 신호에 근거를 둔 상기 점출된 버퍼들로부터의 최대 데이타 잔여량을 가진 버퍼를 식별하여 이에 따라 데이타가 전송될 버퍼를 결정한다. 따라서, 선택신호가 송신되어 상기 선택된 버퍼의 선택을 지시한다.
제6도의 장치의 선택을 데이타 배급회로(14)는 데이타 판독신호 발생회로(13)로부터 발생하는 선택을 수신하고, 레지스터들로부터의 신호중의 하나를 선택한다. 레지스터(15)는 선택된 데이타 배급회로(14)의 출력을 래치한다. 레지스터(15)의 데이타 및 4라인의 데이타 유호신호가 이벤트 전송 버퍼(1)로부터의 출력으로서 어드레스 디코더(132)로부터 버퍼선택결정회로(131)를 통하여 배급된다. 이 데이타 유효신호는 4개의 버퍼로부터 해당 데이타를 수신하게 되는 버퍼를 지정한다.
이 선택상태는 데이타 판독신호 발생회로가 전송될 데이타 즉, 선택된 레지스터로부터의 데이타로부터 데이타 분할정보를 검출할때까지 잠겨진다. 그와 같은 잠금이 이완될때, 데이타의 최상위 워드인 데이타 목적지의 정보를 포함하는 데이타는 장치가 초기상태로 복귀하기 위하여 레지스터(111 내지 114)에 레치된다. 데이타 분할정보를 검출하는 회로는 단순한 논리회로들을 결합하므로써 달성될 수 있다.
데이타 판독신호 발생회로(13)에서, 데이타 판독신호 발생회로(13)를 포함하는 이벤트 전송 버퍼(1)의 전송 네트워크내의 위치정보는 예비적으로 이 전송 네트워크내에 설정된다. 따라서, 데이타 판독신호 발생회로(13)는 레지스터들로부터 데이타 목적지의 어드레스를 수신하며 어드레스 디코우드(132)의 작동에 근거를 두고 해당 데이타가 전송될 4개의 데이타 목적지 버퍼를 결정한다.
데이타 목적지 어드레스의 표현방식은 유니크할 수도 있고 유니크하지 않을 수도 있다. 예를 들면, 64개 프로세서들이 있고 데이타 목적지가 6bit로 표현될때, 데이타 목적지는 유니크하고 데이타 유효 신호라인들중의 오직 하나만 유효하다.
예컨대, 데이타 목적지가 12bit로 표현될때, 복수의 목적지들이 다음과 같이 2bit 표현방식으로 동시에 표현된다. 즉
"0"=0, "1"=1,
"10"=1 또는 0, "11=1 또는 0
6bit어드레스의 각각의 비트에 관하여, 4개의 데이타 유효 신호라인으로부터의 복수의 라인들이 동시에 유효하고, 이에 따라 복수의 버퍼로의 동시전송이 가능하다. 예를 들면, 데이타 목적지 "000000001001"은 6bit어드레스 "1" 및 "11"에 상응하고, 이러한 2개의 목적지에 대한 데이타 유효신호가 유효하게 된다. 또한 그와 같은 어드레스 표현방식을 다양하게 변형시키는 것이 가능하다.
제6도의 이벤트 전송 버퍼를 사용하는 멀티 프로세서 시스템의 1예가 제9도에 도시되어 있다.
제9도의 시스템은 프로세서(5(0), 5(1), …, 5(15)), 이벤트 전송 버퍼(1(0), 1(1), …, 1(24)), 입력 프로세서(61) 및 출력 프로세서(62)로 구성된다. 16개의 프로세서들은 4개의 프로세서씩의 프로세서군으로 그룹되고, 계층구조방식으로 이벤트 전송 버퍼를 경유하여 연결된다. 프로세서(5(0) 내지 5(3), 5(4) 내지 5(7), 5(8) 내지 5(11), 및 5(12) 내지 5(15))은 제1계층구조의 프로세서 군들을 구성한다. 프로세서(5(0) 내지 5(15))의 전체는 제2계층구조의 프로세서군을 구성한다. 입력 프로세서(61) 및 출력 프로세서(62)는 상위장치 또는 다른 외부장치에 연결된다.
데이타가 프로세서 5(0)로부터 프로세서 5(3)으로 송신되는 경우에, 프로세서 5(0))는 4개의 데이타 유효신호 라인중에서 이벤트 전송 버퍼(1(3))에 상응하는 데이타 유효신호만이 유효하게 하며 이에 따라서 데이타 전송을 수행한다. 프로세서(5(0))로부터의 입력신호가 제6도의 장치의 버퍼(101)의 입력단자에 들어가도록 선정되는 경우, 데이타는 버퍼(101)에 의해 수신된다. 수신된 데이타는 제6도의 장치의 선택부를 통하여 프로세서(5(3))로 전송된다.
데이타가 프로세서(5(4))로부터 프로세서(5(11))로 전송되는 경우에는, 데이타가 이벤트 전송 버퍼(1(21))와 이벤트 전송 버퍼(1(18)) 및 이벤트 전송 버퍼(1(11))를 통하여 전송된다.
본 발명의 또 다른 실시예에 따른 복수의 프로세서들 사이의 데이타 전송시스템이 제10도에 도시되어 있다. 제10도의 시스템에 사용되는 이벤트 전송장치의 구조는 제11도에 도시되어 있다. 제10도의 시스템은 복수의 스위칭 모듈로서의 복수의 이벤트 전송장치(2(0), 2(1), 2(2) 및 2(3))와, 복수의 게이트 프로세서(500 내지 515) 및 상위이벤트 전송장치(3)를 포함하고 있다. 각각의 이벤트 전송유니트 및 상위이벤트 전송장치는 데이타 수신부(31), 데이타 유지부(32), 데이타 선택배급부(33)로 구성된다.
제10도의 시스템은 계층구조 방식으로 배치된다. 제1이벤트 전송장치(2(0) 및 게이트 프로세서(500 내지 503)는 그룹-0을 구성하고 제2이벤트 전송장치(2(1) 및 게이트 프로세서(504 내지 507)는 그룹-1을 구성하고, 제3이벤트 전송장치(2(3)) 및 게이트 프로세서(512 내지 515)는 그룹-3을 구성한다. 각각의 그룹-0, 그룹-1, 그룹-2 및 그룹-3은 제1계층구조에 속한다. 그룹-0, 그룹-1, 그룹-2 및 그룹-3에 의해 구성된 그룹은 제2계층구조에 속한다. 동위레벨의 4개 그룹을 조립하므로써 상위레벨의 그룹을 형성시키는 것이 가능하며, 프로세서는 최하위 그룹, 즉 제1계층구조 그룹에 속하게 하지 않고 오직 상위그룹에 속하게 하는 것이 가능하다.
데이타 수신부(31)는 동위의 구룹이나 하위이벤트 전송장치(2)로부터 데이타를 수신하며, 상위그룹이 존재하는 경우에는 상위그룹으로부터 데이타를 수신한다. 데이타 유지부(32)는 데이타 수신부(31)로부터 데이타를 수신하여 이 데이타가 데이타 목적지로 계속하여 배급될때까지 이 데이타를 유지시킨다.
데이타 선택배급부(33)는 데이타 유지부(32)에 유지된 데이타를 선택하여 프로세서나 하위이벤트 전송유니트(2)로 배급시키며, 상위그룹이 존재하는 경우에는, 상위그룹에 배급한다. 프로세서(500 내지 515) 및 이벤트 전송장치들은 단일의 라인을 통하여 연결된다.
데이타가 프로세서(500)로부터 프로세서(503)로 전송되게 되는 경우에, 프로세서(500)는 데이타를 이벤트 전송장치(2(0))에 공급하는데, 이 장치는 데이타를 단일의 라인을 통하여 프로세서(503)에 전송시킨다. 데이타가 프로세서(504)로부터 프로세서(511)로 전송되게 되는 경우에는, 프로세서는 데이타를 이벤트 전송장치(2(1))에 공급하는데, 이 장치는 데이타를 단일의 라인을 통하여 상위이벤트 전송유니트(3)에 전송시키고, 이 데이타를 단일의 라인을 통하여 이벤트 전송장치(2(2))에 전송시키고, 이 데이타를 프로세서(511)에 전송시킨다.
각각의 이벤트 전송장치에 있어서, 데이타 소스로부터의 데이타는 데이타수신부에 의해 수신되고 이 수신된 데이타는 데이타 유지부에 유지된다. 데이타 교환을 지시하는 프로세서 또는 이벤트 전송장치는 또 다른 프로세서나 동종류에 의한 데이타 교환에 관계없이 대기상태로 스위치되는 일이 없이 해당 이벤트 전송으로 교환될 데이타를 공급한다.
이벤트 전송유니트에 대하여 복수의 데이타 교환지시가 동시에 존재하여 데이타 목적지에 대한 경쟁을 일으킬때, 데이타 선택배급부는 데이타 목적지와 데이타 선택배급부의 선택에 따라 데이타 유지부에 차례로 유지된 데이타를 전송시킨다. 따라서, 배타적인 제어처리나 동종류를 제공하는 것이 불필요하다.
제10도의 데이타 전송시스템에 사용된 이벤트 전송장치(2)의 구조가 제11도에 도시되어 있다. 이벤트 전송장치(2)는 복수의 이벤트 전송 버퍼(1(0), 1(1), 1(2), 1(3) 및 1(X)) 및 상기 버퍼들을 상호 연결하는 단일의 라인들로 구성된다.
동일그룹내의 하위요소들로부터의 데이타는 라인(입력-0, 입력-1, 입력-2 및 입력-3)을 통하여 공급된다. 상위장치로부터의 데이타는 라인(입력-X)을 통하여 공급된다. 동일그룹내의 하위요소로의 데이타는 라인(출력-0, 출력-1, 출력-2 및 출력-3)을 통하여 배급된다. 상위장치로의 데이타는 라인(출력-X)을 통하여 배급된다. 하나의 라인상의 데이타는 예컨대 데이타용의 n개의 라인과 데이타 유효신호용의 4개의 라인을 포함한다. 데이타용 라인들은 페러티 비트를 포함한다.
입력라인(입력-0 내지 입력-3 및 입력-X)를 통한 데이타 입력은 데이타 유효신호중의 하나가 "1"이면 상응하는 이벤트 전송 버퍼(1(0) 내지 1(3) 및 1(X))에 의해 수신된다.
본 발명의 실시예로서의 제10도의 장치내의 스위칭 모듈의 갯수와 제12도에 도시되어 있는 종래기술의 멀티 스테이지 스위칭 네트워크의 스위칭 모듈의 갯수와의 비교가 제13도에 도시되어 있다. 프로세서의 갯수는 4의 n승과 동등한 N이다. 제10도의 장치에 필요한 스위칭 모듈의 갯수(A)는 A=
Figure kpo00002
(N-1)로 표현되고, 제12도의 장치에 필요한 스위칭 모듈의 갯수(B)는 B=
Figure kpo00003
·N·log4N으로 표현된다. 제13도에서 알수 있는 바와 같이 A/B의 비는 프로세서의 갯수 N이 증가됨에 따라 크게 감소된다. 이는 제10도의 장치가 스위칭 모듈의 갯수를 감소시키는데 기여하며 이에 따라, 네트워크의 구조를 단순화시키는데 기여하는 것을 나타낸다.

Claims (3)

  1. 복수의 데이타 소스로부터 데이타를 수신하고 복수의 데이타 목적지로 데이타를 공급하며 복수의 데이타 목적지중의 적어도 하나로부터 목적지 버퍼 제한신호를 수신하는 데이타 교환용 데이타 전송 버퍼회로에 있어서, 상기 데이타 전송 버퍼회로가 복수의 데이타 소스중 해당하는 하나에 연결되며, 그 각각은 복수의 데이타 소스들로부터 보내진 데이타를 독립적으로 기억하며 데이타 잔여량 신호를 제공하기 위한 복수의 버퍼(101, 102, 103 및 104); 상기 복수의 버퍼(101, 102, 103 및 104)에 연결되며 상기 복수의 버퍼중의 하나에 기억된 데이타의 양이 소정한계에 도달할때 소스 버퍼 제한신호를 발생시키키 위한 버퍼 제한 신호 배급회로(12); 상기복수의 버퍼(101, 102, 103 및 104)에 연결되며 상기 복수의 버퍼로부터의 데이타 잔여량 신호와 데이타가 공급되는 복수의 데이타 목표지중의 적어도 하나로부터의 목적지 버퍼제한 신호에 기초하여 상기 복수의 버퍼중의 하나로부터 선택된 버퍼를 선택하기위한 선택신호를 발생시키며 선택된 버퍼로 데이타 판독신호를 공급하기위한 데이타 판독신호발생회로(13); 및 상기 데이타 판독신호 발생회로(13)에 의하여 선택된 데이타를 채택하며 상기 채택된 데이타를 배급하기 위한 선택데이타 배급회로(14)를 포함하는 것을 특정으로하는 데이타 전송 버퍼회로.
  2. 제1항에 있어서, 복수의 데이타 소스와 복수의 데이타 목적지가 프로세서(500, 501, 502, …, 515)이고 상기 데이타 전송 버퍼회로는 프로세서들간의 데이타를 교환하기 위한 프로세서에 접속되는것을 특징으로하는 데이타 전송 버퍼회로.
  3. 데이타처리가 복수의 프로세서들간의 데이타 교환에 의하여 수행되는 복수의 프로세서간의 데이타 전송 시스템에 있어서 상기 시스템이 하위그룹과 상위그룹에 배치되며 데이타 교환요청신호를 생성하는 계층적으로 배치된 프로세서들의 그룹; 하위그룹의 프로세서드의 서보세트를 상호 연결하기 위하여 하위그룹의 프로세서들의 서브세트에 각각 개별적으로 접속되는 하위이벤트 전송장치(2(0), 2(1), 2(2), 2(3)); 및 상기 하위이벤트 전송장치들을 상호연결하기 위한 상기 하위이벤트 전송장치에 연결되는 제1장의 이벤트 전송장치(3)를 포함하며 상기 제1상위이벤트 전송장치(3)는 (상기 하위이벤트 전송장치중의 적어도 하나를 경유하여)하위그룹에 속하는 프로세서들로부터 데이타를 수신하기위한 상기 하위이벤트전송장치의 각각의 연결되는 데이타 수신회로(31); 상기 데이타 수신회로에 연결되며, 상기 데이타 입력회보로부터 수신된 데이타를 유지하며 복수의 데이타 교환 요청신호가 존재할때 수신된 데이타를 제공하기 위한 데이타 유지회로(32) ; 및 상기 데이타 유지회로에 연결되며, 상기 하위이벤트 전송장치중의 하나를 경유하여 하위그룹에 속하는 프로세서들중의 하나에 수신된 데이타를 수신하며 선택적으로 배급하기 위한 선택데이타배급회로(33)를 포함하는 것을 특징으로 하는 전송시스템.
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