JPH06164337A - 差動型電圧比較器 - Google Patents

差動型電圧比較器

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Publication number
JPH06164337A
JPH06164337A JP30843992A JP30843992A JPH06164337A JP H06164337 A JPH06164337 A JP H06164337A JP 30843992 A JP30843992 A JP 30843992A JP 30843992 A JP30843992 A JP 30843992A JP H06164337 A JPH06164337 A JP H06164337A
Authority
JP
Japan
Prior art keywords
input
vin
voltage
input voltage
output terminal
Prior art date
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Pending
Application number
JP30843992A
Other languages
English (en)
Inventor
Masahiro Taguchi
正弘 田口
Koichi Azuma
幸一 東
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujifilm Business Innovation Corp
Original Assignee
Fuji Xerox Co Ltd
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Filing date
Publication date
Application filed by Fuji Xerox Co Ltd filed Critical Fuji Xerox Co Ltd
Priority to JP30843992A priority Critical patent/JPH06164337A/ja
Publication of JPH06164337A publication Critical patent/JPH06164337A/ja
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Abstract

(57)【要約】 【目的】 第一の電圧と第二の電圧および第一の電圧と
第三の電圧の差を順次比較する。 【構成】 比較されるべき3つの電圧を取り込む入力回
路と、この入力回路の2つの出力が第1のコンデンサC
1および第2のコンデンサC2を介して入力される差動
型電圧比較回路を有することを特徴とする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は電圧を比較する差動型電
圧比較器に関する。
【0002】
【従来の技術】従来の3入力電圧比較器、例えば“The
Journal of Solid-State Circuits, Vol. 25,No.
1,FEBRUARY 1990;pp167−172”
において示されたインバータチョッパー型3入力電圧比
較器の例を図5に示す。この回路では、タイミングパル
スΦ1で、入力電圧Vinを取り込み、回路をオートゼ
ロ調整状態とする。次にタイミングパルスΦ2でVrc
を取り込むが、電圧Vinでオートゼロ調整をしている
ので、VinとVrcの電圧差が増幅されてVoutに
現れる。さらに次のタイミングパルスΦ3でVrfを取
り込み、VinとVrcを比較する。
【0003】
【発明が解決しようとする課題】しかし、このようなイ
ンバータチョッパー型電圧比較器は電源ノイズに対して
弱いので、近年においては差動型電圧比較器の研究開発
が盛んに行われている。差動型電圧比較器においては、
正帰還回路を用いた場合、電圧を比較する前に一度オー
トゼロ調整期間を設ける必要があるので、1組の電圧を
比較した後に、さらに連続した期間で電圧を比較するの
は困難である。従って、次のオートゼロ調整期間もしく
は比較期間まで、つまりオートゼロ調整周期の1周期半
以上、一定の入力電圧を与えつづける必要があった。
【0004】本発明の目的は、3入力差動型電圧比較器
を実現し、特に正帰還回路を用いた場合一定の入力電圧
を与えつづけなければならない期間を短縮することであ
る。
【0005】
【課題を解決するための手段】そこで本発明は、3つの
電圧を比較する差動型電圧比較器において、比較される
べき3つの電圧Vin、Vref1、Vref2を取り
込む入力回路と、この入力回路の2つの出力が第1のコ
ンデンサおよび第2のコンデンサを介して入力される差
動電圧比較回路とからなる。入力回路は、Vinを入力
するための第1の入力端子と、上記Vref1を入力す
るための第2の入力端子と、上記Vref2を入力する
ための第3の入力端子、上記第1のコンデンサの一方の
端子に電圧を与えるための第1の出力端子と、上記第2
コンデンサの一方の端子に電圧を与えるための第2の出
力端子とを有し、第1および第2の出力端子から以下の
ような順番で繰り返し電圧を出力する。
【0006】第1の出力端子:Vref1→Vin→V
in→(Vin+Vref2)/2 第2の出力端子:Vref1→Vref1→Vref2
→(Vin+Vref2)/2 さらに差動型電圧比較回路は、第1の出力端子および第
2の出力端子がVref1を出力している期間に一回目
のオートゼロ調整を行い、第1の出力端子がVinを出
力し且つ第2の出力端子がVref1を出力している期
間に一回目の比較を行う。次に差動型電圧比較回路は、
第1の出力端子がVinを出力し且つ第2の出力端子が
Vref2を出力している期間に、二回目オートゼロ調
整を行い、第1の出力端子および第2の出力端子が(V
in+Vref2)/2を出力している期間に2回目の
比較を行う。つまりVinを連続した期間の1回目の比
較期間と二回目のオートゼロ調整期間だけに使用するこ
とで課題を解決する。
【0007】
【作用】本発明の差動型電圧比較器においては、Vin
を連続した期間の一回目の比較期間と二回目のオートゼ
ロ調整期間だけに使用することで一定の入力電圧を与え
つづけなければならない期間を短縮できる。
【0008】
【実施例】図1に本発明の差動型電圧比較器の実施例を
示す。同図において、1は比較されるべき3つの電圧V
in、Vref1、Vref2を取り込む入力回路、2
は上記入力回路の2つの出力が第1のコンデンサC1お
よび第2のコンデンサC2を介して入力される差動電圧
比較回路である。またスイッチSaz1およびSaz2
はクロックCLKに同期して開閉し、差動電圧比較回路
をオートゼロ調整状態にする。
【0009】図3にこの実施例の動作波形を示す。ここ
でVin、Vref1、Vref2、V1、V2、V
3、V4、Vout1、Vout2はそれぞれ図1に示
した各端子の電圧である。時刻t1からt2では比較さ
れるべき3つの入力電圧はVin>Vref2>Vre
f1であり、時刻t3からt4ではVref2>Vre
f1>Vinあり、この間のVinがVref1、Vr
ef2と比較される。また、クロックCLKがハイレベ
ルの時、差動電圧比較回路はオートゼロ調整状態とな
り、電圧V3、V4、Vout1、Vout2はそれぞ
れ、ある一定の電圧を示している。
【0010】本実施例の動作について説明する。最初に
CLKがハイレベルとなり、V1=V2=Vref1の
状態で差動電圧比較回路は一回目のオートゼロ調整を行
う。次に、CLKがローレベル、V1=Vin、V2=
Vref1となり、V3はVin−Vref1だけ電位
が変化して一回目の比較結果がVout1、Vout2
に出力される。次に、CLKがハイレベルとなり、V1
=Vin、V2=Vref2の状態で差動電圧比較回路
は二回目のオートゼロ調整を行う。次に、CLKがロー
レベル、V1=V2=(Vin+Vref2)/2とな
り、V3は(Vref2−Vin)/2、V4は(Vi
n−Vref2)/2だけ電位が変化して、二回目の比
較結果がVout1、Vout2に出力される。これら
一連の動作が繰り返し行われる。
【0011】次に実施例の入力回路を詳しく説明する。
図2に実施例の入力回路を示す。N型MOSFET(以
下「NMOS」と呼ぶ)QT1、QT4は第1のタイミ
ングパルスPH1により入力電圧Vref1を出力端子
V1、V2に出力する。NMOSQT2とQT5は第2
のタイミングパルスPH2により入力電圧Vin、Vr
ef1をそれぞれ出力端子V1、V2に出力する。NM
OSQT3とQT6は第3のタイミングパルスPH3に
より入力電圧Vin、Vref2を取り込み、それぞれ
出力端子V1、V2に出力する。NMOSQT7は第4
のタイミングパルスPH4により両出力端子を短絡する
ことにより、V1、V2はコンデンサC1、C2の容量
が等しければ(Vin+Vref2)/2の同電位とな
る。クロックCLKのタイミングパルスPH1、PH
2、PH3、PH4の関係を図4に示す。
【0012】
【発明の効果】本発明によれば、3入力の差動電圧比較
器を実現できる。また、入力回路はタイミングパルスに
同期して、一方の出力端子からVref1、Vin、V
in、(Vin+Vref2)/2の順番で、他方の出
力端子からはVref1、Vref1、Vref2、
(Vin+Vref2)/2順番で繰り返し電圧を与
え、さらに、差動電圧比較回路は、Vinを連続した期
間の一回目の比較期間と二回目のオートゼロ調整期間だ
けに使用すること行うようにしたため、Vinを連続し
た期間の一回目の比較期間と二回目のオートゼロ調整期
間だけに使用する。従って一定の入力電圧Vinを与え
つづけなければならない期間は、オートゼロ調整周期の
ほぼ一周期分にすることができる。
【図面の簡単な説明】
【図1】本発明の実施例の回路構成図を示す。
【図2】入力回路の実施例の回路図を示す。
【図3】一実施例の動作波形
【図4】入力回路の実施例のタイミングパルス波形を示
す。
【図5】従来の差動型電圧比較器の回路図を示す。
【符号の説明】
1 入力回路 2 差動電圧比較回路 Vin、Vref1、Vref2 入力電圧 Vout1、Vout2 出力電圧

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 第一の入力電圧と第二の入力電圧および
    前記第一の入力電圧と第三の入力電圧を逐次比較する差
    動型電圧比較器において、比較されるべき3つの電圧を
    取り込む入力回路と、この入力回路の2つの出力が第1
    のコンデンサC1および第2のコンデンサC2を介して
    入力される差動型電圧比較回路を有することを特徴とす
    る差動型電圧比較器。
  2. 【請求項2】 上記入力回路は、上記第一の入力電圧を
    入力するための第1の入力端子と、上記第二の入力電圧
    を入力するための第2の入力端子と、上記第三の入力電
    圧を入力するための第3の入力端子と、上記第1のコン
    デンサC1の一方の端子にタイミングパルスの立ち上が
    りおよび立ち下がりに同期して、上記第二の入力電圧、
    上記第一の入力電圧、上記第一の入力電圧、(上記第一
    の入力電圧+上記第三の入力電圧)/2の順番で繰り返
    し電圧を与えるための第1の出力端子と、上記第2のコ
    ンデンサC2の一方の端子に上記タイミングパルスの立
    ち上がりおよび立ち下がりに同期して、上記第二の入力
    電圧、上記第二の入力電圧、上記第三の入力電圧、(上
    記第一の入力電圧+上記第三の入力電圧)/2順番で繰
    り返し電圧を与えるための第2の出力端子を有すること
    を特徴とする請求項1記載の差動型電圧比較器。
  3. 【請求項3】 差動増幅を行う第一の状態と、オートゼ
    ロ調整を行う第二の状態を選択的に上記タイミングパル
    スの立ち上がりもしくは立ち下がりに同期して切替える
    手段を有することを特徴とする請求項1記載の差動型電
    圧比較回路。
JP30843992A 1992-11-18 1992-11-18 差動型電圧比較器 Pending JPH06164337A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007089074A (ja) * 2005-09-26 2007-04-05 Nec Corp 差動増幅器とデジタル・アナログ変換器並びに表示装置
JP2012095349A (ja) * 2004-02-23 2012-05-17 Sony Corp Ad変換方法およびad変換装置

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