JPH06163341A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPH06163341A JPH06163341A JP30741892A JP30741892A JPH06163341A JP H06163341 A JPH06163341 A JP H06163341A JP 30741892 A JP30741892 A JP 30741892A JP 30741892 A JP30741892 A JP 30741892A JP H06163341 A JPH06163341 A JP H06163341A
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Abstract
(57)【要約】
【目的】 張り合わせＳＯＩ基板の製造方法に関し，素
子基板のオーバーハング量の少ない製造方法を実現する
と共に，基板周辺部からのゴミの発生を減少させて，基
板周辺部の膜質の向上および歩留まりの向上を実現す
る。 【構成】 半導体から成る支持基板１と，半導体から成
り，絶縁膜３で覆われた素子基板２とを張り合わせて張
り合わせ基板を形成する。素子基板２と同じ材質の半導
体膜４で張り合わせ基板全体を覆う。張り合わせ基板を
構成する素子基板２を所定の厚さになるまで研磨する。
選択的に半導体膜４をエッチング除去する。仕上げ研磨
後，素子基板２の周辺部に残置された絶縁膜３をエッチ
ング除去する。
子基板のオーバーハング量の少ない製造方法を実現する
と共に，基板周辺部からのゴミの発生を減少させて，基
板周辺部の膜質の向上および歩留まりの向上を実現す
る。 【構成】 半導体から成る支持基板１と，半導体から成
り，絶縁膜３で覆われた素子基板２とを張り合わせて張
り合わせ基板を形成する。素子基板２と同じ材質の半導
体膜４で張り合わせ基板全体を覆う。張り合わせ基板を
構成する素子基板２を所定の厚さになるまで研磨する。
選択的に半導体膜４をエッチング除去する。仕上げ研磨
後，素子基板２の周辺部に残置された絶縁膜３をエッチ
ング除去する。
Description
【０００１】
【産業上の利用分野】本発明は，半導体基板の製造方
法，特に張り合わせＳＯＩ（ Silicon On Insulator ／
Semiconductor On Insulator ) 基板の製造方法に関す
る。
法，特に張り合わせＳＯＩ（ Silicon On Insulator ／
Semiconductor On Insulator ) 基板の製造方法に関す
る。
【０００２】
〔従来例１〕図７は，従来例１を示す図である。
【０００３】以下，図７を用いて，張り合わせＳＯＩ基
板の従来の製造方法を工程順に説明する。 ［工程１，図７（ａ）］シリコン基板４１と，膜厚１μ
ｍの酸化膜４３で覆われたシリコン基板４２とを張り合
わせる。
板の従来の製造方法を工程順に説明する。 ［工程１，図７（ａ）］シリコン基板４１と，膜厚１μ
ｍの酸化膜４３で覆われたシリコン基板４２とを張り合
わせる。
【０００４】［工程２，図７（ｂ）］酸化膜４３で覆わ
れたシリコン基板４２を厚さが２０μｍになるまで研磨
する。
れたシリコン基板４２を厚さが２０μｍになるまで研磨
する。
【０００５】［工程３，図７（ｃ）］シリコン基板４２
の表面に粘着テープ４４を貼り付ける。シリコン基板４
２の粘着テープ４４からはみ出した部分をウエットエッ
チングで除去する。
の表面に粘着テープ４４を貼り付ける。シリコン基板４
２の粘着テープ４４からはみ出した部分をウエットエッ
チングで除去する。
【０００６】［工程３，図７（ｃ），（ｄ）］粘着テー
プ４４を剥がす。シリコン基板４２を厚さが３μｍにな
るまで仕上げ研磨する。
プ４４を剥がす。シリコン基板４２を厚さが３μｍにな
るまで仕上げ研磨する。
【０００７】シリコン基板４２の周辺にはみ出した酸化
膜４３をウエットエッチングで除去する。以上の各工程
を経て，張り合わせＳＯＩ基板が完成する。
膜４３をウエットエッチングで除去する。以上の各工程
を経て，張り合わせＳＯＩ基板が完成する。
【０００８】この従来例１による張り合わせＳＯＩ基板
の製造方法には，次の問題があった。 工程１（図７（ａ））において，シリコン基板４１
と，酸化膜４３で覆われたシリコン基板４２とを張り合
わせる際に，シリコン基板４１およびシリコン基板４２
の周辺部のだれに起因する密着不良部が発生する。これ
を‘Ｄ’として図中に示す。
の製造方法には，次の問題があった。 工程１（図７（ａ））において，シリコン基板４１
と，酸化膜４３で覆われたシリコン基板４２とを張り合
わせる際に，シリコン基板４１およびシリコン基板４２
の周辺部のだれに起因する密着不良部が発生する。これ
を‘Ｄ’として図中に示す。
【０００９】 工程２（図７（ｂ））において，酸化
膜４３で覆われたシリコン基板４２を厚さが２０μｍに
なるまで研磨する際に，密着不良部‘Ｄ’によって，シ
リコン基板４２の周辺に，図中‘Ｅ’で示す欠け部が発
生する。その結果，シリコン基板４２の周辺の除去領域
を大きく取らなければならなくなるので，素子形成領域
が減少してしまう。
膜４３で覆われたシリコン基板４２を厚さが２０μｍに
なるまで研磨する際に，密着不良部‘Ｄ’によって，シ
リコン基板４２の周辺に，図中‘Ｅ’で示す欠け部が発
生する。その結果，シリコン基板４２の周辺の除去領域
を大きく取らなければならなくなるので，素子形成領域
が減少してしまう。
【００１０】 工程３（図７（ｃ））において，シリ
コン基板４２の粘着テープ４４からはみ出した部分をウ
エットエッチングで除去する際に，シリコン基板４１も
エッチングされてしまうので，シリコン基板４１の周辺
部に，図中‘Ｆ’で示すように，段差や表面荒れが生じ
る。その結果，シリコン基板４１の支持基板としての機
能が低下してしまう。
コン基板４２の粘着テープ４４からはみ出した部分をウ
エットエッチングで除去する際に，シリコン基板４１も
エッチングされてしまうので，シリコン基板４１の周辺
部に，図中‘Ｆ’で示すように，段差や表面荒れが生じ
る。その結果，シリコン基板４１の支持基板としての機
能が低下してしまう。
【００１１】〔従来例２〕図８は，従来例２を示す図で
ある。本従来例は，従来例１の問題点を解決するための
ものである。以下，図８を用いて，本従来例を工程順に
説明する。
ある。本従来例は，従来例１の問題点を解決するための
ものである。以下，図８を用いて，本従来例を工程順に
説明する。
【００１２】［工程１，図８（ａ）］シリコン基板５１
と，膜厚１μｍの酸化膜（Ｇ）５３で覆われたシリコン
基板５２とを張り合わせて，張り合わせ基板を作製す
る。
と，膜厚１μｍの酸化膜（Ｇ）５３で覆われたシリコン
基板５２とを張り合わせて，張り合わせ基板を作製す
る。
【００１３】［工程２，図８（ｂ）］張り合わせ基板全
体を膜厚１μｍの酸化膜（Ｈ）５４で覆う。これは，張
り合わせ基板同士を完全に接着させると共に，シリコン
基板５１周辺部のウエットエッチング工程でシリコン基
板５１がエッチングされるのを防止するために行う。
体を膜厚１μｍの酸化膜（Ｈ）５４で覆う。これは，張
り合わせ基板同士を完全に接着させると共に，シリコン
基板５１周辺部のウエットエッチング工程でシリコン基
板５１がエッチングされるのを防止するために行う。
【００１４】［工程３，図８（ｃ）］酸化膜（Ｇ）５３
および酸化膜（Ｈ）５４で覆われたシリコン基板５２を
厚さが２０μｍになるまで研磨する。
および酸化膜（Ｈ）５４で覆われたシリコン基板５２を
厚さが２０μｍになるまで研磨する。
【００１５】［工程４，図８（ｄ）］シリコン基板５２
の表面に粘着テープ５５を貼り付ける。シリコン基板５
２の粘着テープ５５からはみ出した部分をウエットエッ
チングで除去する。
の表面に粘着テープ５５を貼り付ける。シリコン基板５
２の粘着テープ５５からはみ出した部分をウエットエッ
チングで除去する。
【００１６】［工程５，図８（ｅ）］粘着テープ５５を
剥がす。シリコン基板５２を厚さが３μｍになるまで仕
上げ研磨する。
剥がす。シリコン基板５２を厚さが３μｍになるまで仕
上げ研磨する。
【００１７】シリコン基板５２の周辺にはみ出した酸化
膜（Ｇ）５３および酸化膜（Ｈ）５４，シリコン基板５
１を覆う酸化膜（Ｈ）５４をウエットエッチングで除去
する。
膜（Ｇ）５３および酸化膜（Ｈ）５４，シリコン基板５
１を覆う酸化膜（Ｈ）５４をウエットエッチングで除去
する。
【００１８】以上の各工程を経て，張り合わせＳＯＩ基
板が完成する。
板が完成する。
【００１９】
【発明が解決しようとする課題】従来例２によれば，上
記した従来例１の〜の問題点を解決することができ
るが，従来例２にも次の問題が生じていた。
記した従来例１の〜の問題点を解決することができ
るが，従来例２にも次の問題が生じていた。
【００２０】従来例２では，工程５（図８（ｅ））にお
いて，シリコン基板５２の周辺にはみ出した酸化膜
（Ｇ）５３および酸化膜（Ｈ）５４，シリコン基板５１
を覆う酸化膜（Ｈ）５４をウエットエッチングで除去す
るが，このウエットエッチングは，酸化膜（Ｇ）５３が
完全に除去されるまで行う必要がある。
いて，シリコン基板５２の周辺にはみ出した酸化膜
（Ｇ）５３および酸化膜（Ｈ）５４，シリコン基板５１
を覆う酸化膜（Ｈ）５４をウエットエッチングで除去す
るが，このウエットエッチングは，酸化膜（Ｇ）５３が
完全に除去されるまで行う必要がある。
【００２１】しかし，張り合わせ基板周辺部には，酸化
膜（Ｇ）５３および酸化膜（Ｈ）５４が重ね合わさって
いるので，膜厚２μｍ以上の酸化膜が形成されている。
その結果，ウエットエッチングによって，シリコン基板
５２に‘Ｋ’で示すように，２〜３μｍのオーバーハン
グが生じる。
膜（Ｇ）５３および酸化膜（Ｈ）５４が重ね合わさって
いるので，膜厚２μｍ以上の酸化膜が形成されている。
その結果，ウエットエッチングによって，シリコン基板
５２に‘Ｋ’で示すように，２〜３μｍのオーバーハン
グが生じる。
【００２２】このオーバーハングは，シリコン基板５２
の欠けを引き起こし，その結果ゴミの発生を招くことと
なる。このため，シリコン基板５２周辺部の膜質不良お
よび歩留まりの低下を引き起こしていた。
の欠けを引き起こし，その結果ゴミの発生を招くことと
なる。このため，シリコン基板５２周辺部の膜質不良お
よび歩留まりの低下を引き起こしていた。
【００２３】本発明は，上記の問題点を解決して，素子
基板のオーバーハング量の少ない製造方法を実現すると
共に，基板周辺部からのゴミの発生を減少させて，基板
周辺部の膜質の向上および歩留まりの向上を実現するこ
とのできる，半導体基板の製造方法，特に張り合わせＳ
ＯＩ基板の製造方法を提供することを目的とする。
基板のオーバーハング量の少ない製造方法を実現すると
共に，基板周辺部からのゴミの発生を減少させて，基板
周辺部の膜質の向上および歩留まりの向上を実現するこ
とのできる，半導体基板の製造方法，特に張り合わせＳ
ＯＩ基板の製造方法を提供することを目的とする。
【００２４】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明は，次のように構成する。 （１）半導体から成る支持基板と，半導体から成り，絶
縁膜で覆われた素子基板とを張り合わせて張り合わせ基
板を形成する工程と，張り合わせ基板を構成する素子基
板を所定の厚さになるまで研磨する工程とを含む張り合
わせＳＯＩ基板の製造方法であって，素子基板の研磨前
に，素子基板と同じ材質の半導体膜で張り合わせ基板全
体を覆うように構成する。
めに，本発明は，次のように構成する。 （１）半導体から成る支持基板と，半導体から成り，絶
縁膜で覆われた素子基板とを張り合わせて張り合わせ基
板を形成する工程と，張り合わせ基板を構成する素子基
板を所定の厚さになるまで研磨する工程とを含む張り合
わせＳＯＩ基板の製造方法であって，素子基板の研磨前
に，素子基板と同じ材質の半導体膜で張り合わせ基板全
体を覆うように構成する。
【００２５】（２）半導体から成る支持基板と，半導体
から成り，絶縁膜で覆われた素子基板とを張り合わせて
張り合わせ基板を形成する工程と，張り合わせ基板を構
成する素子基板を所定の厚さになるまで研磨する工程と
を含む張り合わせＳＯＩ基板の製造方法であって，素子
基板の研磨前に，素子基板を覆う絶縁膜と異なる材質の
絶縁膜で張り合わせ基板全体を覆うように構成する。
から成り，絶縁膜で覆われた素子基板とを張り合わせて
張り合わせ基板を形成する工程と，張り合わせ基板を構
成する素子基板を所定の厚さになるまで研磨する工程と
を含む張り合わせＳＯＩ基板の製造方法であって，素子
基板の研磨前に，素子基板を覆う絶縁膜と異なる材質の
絶縁膜で張り合わせ基板全体を覆うように構成する。
【００２６】（３）半導体から成る支持基板と，半導体
から成り，絶縁膜で覆われた素子基板とを張り合わせて
張り合わせ基板を形成する工程と，張り合わせ基板を構
成する素子基板を所定の厚さになるまで研磨する工程と
を含む張り合わせＳＯＩ基板の製造方法であって，素子
基板の研磨前に，素子基板を覆う絶縁膜と同じ材質の絶
縁膜で張り合わせ基板全体を覆い，さらに，その上に，
素子基板と同じ材質の半導体膜を形成するように構成す
る。
から成り，絶縁膜で覆われた素子基板とを張り合わせて
張り合わせ基板を形成する工程と，張り合わせ基板を構
成する素子基板を所定の厚さになるまで研磨する工程と
を含む張り合わせＳＯＩ基板の製造方法であって，素子
基板の研磨前に，素子基板を覆う絶縁膜と同じ材質の絶
縁膜で張り合わせ基板全体を覆い，さらに，その上に，
素子基板と同じ材質の半導体膜を形成するように構成す
る。
【００２７】図１は，本発明の原理説明図（その１）を
示す図である。図中，１は半導体から成る支持基板，２
は半導体から成る素子基板，３は絶縁膜，４は半導体膜
である。
示す図である。図中，１は半導体から成る支持基板，２
は半導体から成る素子基板，３は絶縁膜，４は半導体膜
である。
【００２８】図２は，本発明の原理説明図（その２）を
示す図である。図中，１は半導体から成る支持基板，２
は半導体から成る素子基板，３は絶縁膜（Ａ），５は絶
縁膜（Ｂ）である。
示す図である。図中，１は半導体から成る支持基板，２
は半導体から成る素子基板，３は絶縁膜（Ａ），５は絶
縁膜（Ｂ）である。
【００２９】図３は，本発明の原理説明図（その３）を
示す図である。図中，１は半導体から成る支持基板，２
は半導体から成る素子基板，３は絶縁膜（Ａ），６は絶
縁膜（Ｃ），７は半導体膜である。
示す図である。図中，１は半導体から成る支持基板，２
は半導体から成る素子基板，３は絶縁膜（Ａ），６は絶
縁膜（Ｃ），７は半導体膜である。
【００３０】
【作用】以下，図１〜３を用いて，本発明の作用を説明
する。 （Ａ）本発明の原理（その１） 図１に示すように，素子基板２の研磨前に，素子基板２
と同じ材質の半導体膜４で張り合わせ基板全体を覆う。
このようにすることにより，１回目の研磨後のウエット
エッチングでは，素子基板２の周辺部および支持基板１
の表面を覆う半導体膜４がエッチング除去されるだけで
あるから，従来例１のように，支持基板１に段差や表面
荒れが生じることがない。
する。 （Ａ）本発明の原理（その１） 図１に示すように，素子基板２の研磨前に，素子基板２
と同じ材質の半導体膜４で張り合わせ基板全体を覆う。
このようにすることにより，１回目の研磨後のウエット
エッチングでは，素子基板２の周辺部および支持基板１
の表面を覆う半導体膜４がエッチング除去されるだけで
あるから，従来例１のように，支持基板１に段差や表面
荒れが生じることがない。
【００３１】さらに，２回目の研磨後のウエットエッチ
ングは，絶縁膜３のみのエッチングとなるから，素子基
板２のオーバーハング量を極めて小さくすることが可能
になる。
ングは，絶縁膜３のみのエッチングとなるから，素子基
板２のオーバーハング量を極めて小さくすることが可能
になる。
【００３２】（Ｂ）本発明の原理（その２） 図２に示すように，素子基板２の研磨前に，素子基板２
を覆う絶縁膜（Ａ）３と異なる材質の絶縁膜（Ｂ）５で
張り合わせ基板全体を覆う。このようにすることによ
り，１回目の研磨後のウエットエッチングでは，素子基
板２の周辺部のみがエッチング除去されるだけであるか
ら，従来例１のように，支持基板１に段差や表面荒れが
生じることがない。
を覆う絶縁膜（Ａ）３と異なる材質の絶縁膜（Ｂ）５で
張り合わせ基板全体を覆う。このようにすることによ
り，１回目の研磨後のウエットエッチングでは，素子基
板２の周辺部のみがエッチング除去されるだけであるか
ら，従来例１のように，支持基板１に段差や表面荒れが
生じることがない。
【００３３】さらに，２回目の研磨後のウエットエッチ
ングは，絶縁膜３のみのエッチングとなるから，素子基
板２のオーバーハング量を極めて小さくすることが可能
になる。
ングは，絶縁膜３のみのエッチングとなるから，素子基
板２のオーバーハング量を極めて小さくすることが可能
になる。
【００３４】素子基板２を覆う絶縁膜（Ａ）３および張
り合わせ基板全体を覆う絶縁膜（Ｂ）５は，ＳｉＯ2 ，
Ｓｉ3 Ｎ4 ，ＴｉＮ，Ａｌ2 Ｏ3 ，Ｔａ2 Ｏ5 ，ＰＺ
Ｔ，ＴｉＯ2 ，ＳｒＴｉＯ3 ，ＢａＴｉｏ3 ，およびＬ
ｉＮｂＯ3 の中から，互いに異なるものを選択する。例
えば，素子基板２を覆う絶縁膜（Ａ）３としてＳｉＯ2
を用い，張り合わせ基板全体を覆う絶縁膜（Ｂ）５とし
てＳｉ3 Ｎ4 を用いる。
り合わせ基板全体を覆う絶縁膜（Ｂ）５は，ＳｉＯ2 ，
Ｓｉ3 Ｎ4 ，ＴｉＮ，Ａｌ2 Ｏ3 ，Ｔａ2 Ｏ5 ，ＰＺ
Ｔ，ＴｉＯ2 ，ＳｒＴｉＯ3 ，ＢａＴｉｏ3 ，およびＬ
ｉＮｂＯ3 の中から，互いに異なるものを選択する。例
えば，素子基板２を覆う絶縁膜（Ａ）３としてＳｉＯ2
を用い，張り合わせ基板全体を覆う絶縁膜（Ｂ）５とし
てＳｉ3 Ｎ4 を用いる。
【００３５】（Ｃ）本発明の原理（その３） 図３に示すように，素子基板２の研磨前に，素子基板２
を覆う絶縁膜（Ａ）３と同じ材質の絶縁膜（Ｃ）６で張
り合わせ基板全体を覆い，さらに，その上に，素子基板
２と同じ材質の半導体膜７を形成する。そして，張り合
わせ基板全体を覆う絶縁膜（Ｃ）６の膜厚を，素子基板
２を覆う絶縁膜（Ａ）３の膜厚より薄くする。
を覆う絶縁膜（Ａ）３と同じ材質の絶縁膜（Ｃ）６で張
り合わせ基板全体を覆い，さらに，その上に，素子基板
２と同じ材質の半導体膜７を形成する。そして，張り合
わせ基板全体を覆う絶縁膜（Ｃ）６の膜厚を，素子基板
２を覆う絶縁膜（Ａ）３の膜厚より薄くする。
【００３６】このようにすることにより，１回目の研磨
後のウエットエッチングでは，素子基板２の周辺部およ
び支持基板１の表面を覆う半導体膜７がエッチング除去
されるだけであるから，従来例１のように，支持基板１
に段差や表面荒れが生じることがない。
後のウエットエッチングでは，素子基板２の周辺部およ
び支持基板１の表面を覆う半導体膜７がエッチング除去
されるだけであるから，従来例１のように，支持基板１
に段差や表面荒れが生じることがない。
【００３７】さらに，２回目の研磨後のウエットエッチ
ングは，絶縁膜（Ａ）３および絶縁膜（Ｃ）６のエッチ
ングとなるが，絶縁膜（Ｃ）６の膜厚は素子基板２を覆
う絶縁膜（Ａ）３の膜厚より薄いので，素子基板２のオ
ーバーハング量を極めて小さくすることが可能になる。
ングは，絶縁膜（Ａ）３および絶縁膜（Ｃ）６のエッチ
ングとなるが，絶縁膜（Ｃ）６の膜厚は素子基板２を覆
う絶縁膜（Ａ）３の膜厚より薄いので，素子基板２のオ
ーバーハング量を極めて小さくすることが可能になる。
【００３８】
〔実施例１〕以下，図４を用いて，本発明の第１の実施
例を工程順に説明する。
例を工程順に説明する。
【００３９】［工程１，図４（ａ）］支持基板となるシ
リコン基板１１と，膜厚１μｍのシリコン酸化膜（また
はシリコン窒化膜）１３で覆われた素子基板となるシリ
コン基板１２とを張り合わせて張り合わせ基板を形成す
る。
リコン基板１１と，膜厚１μｍのシリコン酸化膜（また
はシリコン窒化膜）１３で覆われた素子基板となるシリ
コン基板１２とを張り合わせて張り合わせ基板を形成す
る。
【００４０】［工程２，図４（ｂ）］張り合わせ基板全
体を膜厚２０μｍのポリシリコン膜１４で覆う。 ［工程３，図４（ｃ）］シリコン基板１２を研磨して，
２０μｍの厚さにする。
体を膜厚２０μｍのポリシリコン膜１４で覆う。 ［工程３，図４（ｃ）］シリコン基板１２を研磨して，
２０μｍの厚さにする。
【００４１】［工程３，図４（ｃ），（ｄ）］シリコン
基板１２の表面に粘着テープ１５を貼付する。粘着テー
プ１５をマスクとして，ウエットエッチングにより，シ
リコン基板１２の周辺部およびポリシリコン膜１４を除
去する。
基板１２の表面に粘着テープ１５を貼付する。粘着テー
プ１５をマスクとして，ウエットエッチングにより，シ
リコン基板１２の周辺部およびポリシリコン膜１４を除
去する。
【００４２】すなわち，シリコン基板１２の厚さとポリ
シリコン膜１４の膜厚とが同じ厚さであるので，同時に
除去することが可能となる。したがって，シリコン基板
１２の厚さとポリシリコン膜１４の膜厚は，ほぼ同じ厚
さにするのが好ましい。
シリコン膜１４の膜厚とが同じ厚さであるので，同時に
除去することが可能となる。したがって，シリコン基板
１２の厚さとポリシリコン膜１４の膜厚は，ほぼ同じ厚
さにするのが好ましい。
【００４３】［工程３，図４（ｄ），（ｅ）］粘着テー
プ１５を剥がす。シリコン基板１２を仕上げ研磨して，
３μｍの厚さにする。
プ１５を剥がす。シリコン基板１２を仕上げ研磨して，
３μｍの厚さにする。
【００４４】ウエットエッチングにより，シリコン基板
１２の周辺部に残置されたシリコン酸化膜（またはシリ
コン窒化膜）１３を除去する。以上の各工程を経て，張
り合わせＳＯＩ基板が完成する。
１２の周辺部に残置されたシリコン酸化膜（またはシリ
コン窒化膜）１３を除去する。以上の各工程を経て，張
り合わせＳＯＩ基板が完成する。
【００４５】〔実施例２〕以下，図５を用いて，本発明
の第２の実施例を工程順に説明する。 ［工程１，図５（ａ）］支持基板となるシリコン基板２
１と，膜厚１μｍのシリコン酸化膜（またはシリコン窒
化膜）２３で覆われた素子基板となるシリコン基板２２
とを張り合わせて張り合わせ基板を形成する。
の第２の実施例を工程順に説明する。 ［工程１，図５（ａ）］支持基板となるシリコン基板２
１と，膜厚１μｍのシリコン酸化膜（またはシリコン窒
化膜）２３で覆われた素子基板となるシリコン基板２２
とを張り合わせて張り合わせ基板を形成する。
【００４６】［工程２，図５（ｂ）］張り合わせ基板全
体を膜厚１μｍのシリコン窒化膜（またはシリコン酸化
膜）２４で覆う。
体を膜厚１μｍのシリコン窒化膜（またはシリコン酸化
膜）２４で覆う。
【００４７】［工程３，図５（ｃ）］シリコン基板２２
を研磨して，２０μｍの厚さにする。 ［工程３，図５（ｃ），（ｄ）］シリコン基板２２の表
面に粘着テープ２５を貼付する。
を研磨して，２０μｍの厚さにする。 ［工程３，図５（ｃ），（ｄ）］シリコン基板２２の表
面に粘着テープ２５を貼付する。
【００４８】粘着テープ２５をマスクとして，ウエット
エッチングにより，シリコン基板２２の周辺部を除去す
る。 ［工程３，図５（ｄ），（ｅ）］粘着テープ２５を剥が
す。
エッチングにより，シリコン基板２２の周辺部を除去す
る。 ［工程３，図５（ｄ），（ｅ）］粘着テープ２５を剥が
す。
【００４９】シリコン基板２２を仕上げ研磨して，３μ
ｍの厚さにする。ウエットエッチングにより，シリコン
窒化膜（またはシリコン酸化膜）２４を除去する。
ｍの厚さにする。ウエットエッチングにより，シリコン
窒化膜（またはシリコン酸化膜）２４を除去する。
【００５０】シリコン基板２２の周辺部に残置されたシ
リコン酸化膜（またはシリコン窒化膜）２３を除去す
る。以上の各工程を経て，張り合わせＳＯＩ基板が完成
する。
リコン酸化膜（またはシリコン窒化膜）２３を除去す
る。以上の各工程を経て，張り合わせＳＯＩ基板が完成
する。
【００５１】〔実施例３〕以下，図６を用いて，本発明
の第３の実施例を工程順に説明する。 ［工程１，図６（ａ）］支持基板となるシリコン基板３
１と，膜厚１μｍのシリコン酸化膜（またはシリコン窒
化膜）３３で覆われた素子基板となるシリコン基板３２
とを張り合わせて張り合わせ基板を形成する。
の第３の実施例を工程順に説明する。 ［工程１，図６（ａ）］支持基板となるシリコン基板３
１と，膜厚１μｍのシリコン酸化膜（またはシリコン窒
化膜）３３で覆われた素子基板となるシリコン基板３２
とを張り合わせて張り合わせ基板を形成する。
【００５２】［工程２，図６（ｂ）］張り合わせ基板全
体を膜厚５００Åのシリコン酸化膜（またはシリコン窒
化膜）３４で覆う。
体を膜厚５００Åのシリコン酸化膜（またはシリコン窒
化膜）３４で覆う。
【００５３】さらに，表面に膜厚１μｍのポリシリコン
膜３５を形成する。 ［工程３，図６（ｃ）］シリコン基板３２を研磨して，
２０μｍの厚さにする。
膜３５を形成する。 ［工程３，図６（ｃ）］シリコン基板３２を研磨して，
２０μｍの厚さにする。
【００５４】［工程３，図６（ｃ），（ｄ）］シリコン
基板３２の表面に粘着テープ３６を貼付する。粘着テー
プ３６をマスクとして，ウエットエッチングにより，シ
リコン基板３２の周辺部およびポリシリコン膜３５を除
去する。
基板３２の表面に粘着テープ３６を貼付する。粘着テー
プ３６をマスクとして，ウエットエッチングにより，シ
リコン基板３２の周辺部およびポリシリコン膜３５を除
去する。
【００５５】［工程３，図６（ｄ），（ｅ）］粘着テー
プ３６を剥がす。シリコン基板３２を仕上げ研磨して，
３μｍの厚さにする。
プ３６を剥がす。シリコン基板３２を仕上げ研磨して，
３μｍの厚さにする。
【００５６】ウエットエッチングにより，シリコン基板
１２の周辺部に残置されたシリコン酸化膜（またはシリ
コン窒化膜）３３およびシリコン基板３１を覆うシリコ
ン酸化膜（またはシリコン窒化膜）３４を除去する。
１２の周辺部に残置されたシリコン酸化膜（またはシリ
コン窒化膜）３３およびシリコン基板３１を覆うシリコ
ン酸化膜（またはシリコン窒化膜）３４を除去する。
【００５７】以上の各工程を経て，張り合わせＳＯＩ基
板が完成する。
板が完成する。
【００５８】
【発明の効果】本発明によれば，張り合わせＳＯＩ基板
の製造方法において，素子基板のオーバーハング量の少
ない製造方法が実現すると共に，基板周辺部からのゴミ
の発生が減少するので，基板周辺部の膜質の向上および
歩留まりの向上を実現することができる。
の製造方法において，素子基板のオーバーハング量の少
ない製造方法が実現すると共に，基板周辺部からのゴミ
の発生が減少するので，基板周辺部の膜質の向上および
歩留まりの向上を実現することができる。
【図１】本発明の原理説明図（その１）である。
【図２】本発明の原理説明図（その２）である。
【図３】本発明の原理説明図（その３）である。
【図４】実施例１を示す図である。
【図５】実施例２を示す図である。
【図６】実施例３を示す図である。
【図７】従来例１を示す図である。
【図８】従来例２を示す図である。
１ 支持基板 ２ 素子基板 ３ 絶縁膜（Ａ） ４ 半導体膜 ５ 絶縁膜（Ｂ） ６ 絶縁膜（Ｃ） ７ 半導体膜
Claims (3)
- 【請求項１】 半導体から成る支持基板と，半導体から
成り，絶縁膜で覆われた素子基板とを張り合わせて張り
合わせ基板を形成する工程と，張り合わせ基板を構成す
る素子基板を所定の厚さになるまで研磨する工程とを含
む張り合わせＳＯＩ基板の製造方法であって，素子基板
の研磨前に，素子基板と同じ材質の半導体膜で張り合わ
せ基板全体を覆うことを特徴とする半導体基板の製造方
法。 - 【請求項２】 半導体から成る支持基板と，半導体から
成り，絶縁膜で覆われた素子基板とを張り合わせて張り
合わせ基板を形成する工程と，張り合わせ基板を構成す
る素子基板を所定の厚さになるまで研磨する工程とを含
む張り合わせＳＯＩ基板の製造方法であって，素子基板
の研磨前に，素子基板を覆う絶縁膜と異なる材質の絶縁
膜で張り合わせ基板全体を覆うことを特徴とする半導体
基板の製造方法。 - 【請求項３】 半導体から成る支持基板と，半導体から
成り，絶縁膜で覆われた素子基板とを張り合わせて張り
合わせ基板を形成する工程と，張り合わせ基板を構成す
る素子基板を所定の厚さになるまで研磨する工程とを含
む張り合わせＳＯＩ基板の製造方法であって，素子基板
の研磨前に，素子基板を覆う絶縁膜と同じ材質の絶縁膜
で張り合わせ基板全体を覆い，さらに，その上に，素子
基板と同じ材質の半導体膜を形成することを特徴とする
半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30741892A JPH06163341A (ja) | 1992-11-18 | 1992-11-18 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30741892A JPH06163341A (ja) | 1992-11-18 | 1992-11-18 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163341A true JPH06163341A (ja) | 1994-06-10 |
Family
ID=17968822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30741892A Withdrawn JPH06163341A (ja) | 1992-11-18 | 1992-11-18 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163341A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100606228B1 (ko) * | 1998-06-04 | 2006-07-28 | 신에쯔 한도타이 가부시키가이샤 | 에스오아이 웨이퍼의 제조방법 및 에스오아이 웨이퍼 |
-
1992
- 1992-11-18 JP JP30741892A patent/JPH06163341A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100606228B1 (ko) * | 1998-06-04 | 2006-07-28 | 신에쯔 한도타이 가부시키가이샤 | 에스오아이 웨이퍼의 제조방법 및 에스오아이 웨이퍼 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |