JPH06152950A - イメージセンサ画像信号処理回路 - Google Patents

Abstract

(57)【要約】 【目的】 アンプの数を抑え、回路規模を小さくすると
ともに、単一電源で動作し、かつ低消費電力のイメージ
センサ画像信号処理回路を提供する。 【構成】 イメージセンサからの奇数ビット成分、偶数
ビット成分の信号は、それぞれセンサ信号入力端子１，
２、サンプルホールド回路３，４、ゲインコントロール
回路５，６を介して、差動増幅器７に入力される。一
方、ＤＡ変換器１６からは、ＡＤ変換器１０の基準値と
センサ信号とのレベル差を補正するオフセットデータ１
４が、アナログスイッチ群１２を介して差動増幅器７の
負極性または正極性入力端子に入力される。また、オフ
セットデータ１４と、両ビット成分のレベル差を補正す
るオフセットデータ１５がアナログスイッチ群１３を介
して差動増幅器８のいずれかに入力される。差動増幅器
７，８で演算が行なわれ、補正されたデータが得られ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ファクシミリや、スキ
ャナ等に使用されるイメージセンサの画像処理回路に関
するものである。

【０００２】

【従来の技術】従来より、ファクシミリやスキャナ等に
使用されているイメージスキャナには、偶数ビット成分
と、奇数ビット成分とを分けて出力するものがある。こ
のようなイメージスキャナを用いる場合、偶数ビット成
分と、奇数ビット成分とを別々にサンプルホールドし、
レベル調整を行なう。そのため、双方の回路は均一であ
る必要があるが、実際には、回路の動作が均一ではな
く、各入力毎にレベル調整を行なった後に、双方の信号
のレベル調整を行ない、マルチプレクスして１つの信号
とし、全体のレベル調整を行なっている。

【０００３】図３は、従来のイメージセンサ画像信号処
理回路を示すブロック図である。図中、１，２はセンサ
信号入力端子、３，４はサンプルホールド回路、５，６
はゲインコントロール回路、９はマルチプレクサ、１０
はＡＤ変換器、１１はディジタル信号出力端子、１６は
ＤＡ変換器、１７はＣＰＵ、２０はＲＡＭ、２１は第１
のオフセットコントロール回路、２２，２３はオフセッ
トデータ、２４は第２のオフセットコントロール回路で
ある。イメージセンサから出力されるアナログ信号は、
偶数ビット成分と、奇数ビット成分に分けてセンサ信号
入力端子１及び２に入力される。入力された信号は、そ
れぞれサンプルホールド回路３，４でサンプリングさ
れ、ゲインコントロール回路５，６でゲイン調整が行な
われる。このゲイン調整は、光量の低下に対する階調性
の保証のために行なわれ、白色基準板のデータを読み取
り、ＲＡＭ２０に格納しておき、ＣＰＵ１７によって最
大値を求め、この最大値が所定の出力になるようにゲイ
ン調整を行なっている。ゲイン調整の行なわれた信号の
うちの一方が、第１のオフセットコントロール回路２１
入力され、一方の信号成分に正または負の電圧をオフセ
ットデータ２２として加え、両成分のレベル調整を行な
う。レベル調整された両成分の信号は、マルチプレクサ
９によって、偶数ビット成分と、奇数ビット成分が順に
出力され、１つの信号となる。この１つになった信号
は、ＡＤ変換器１０の入力ダイナミックレンジと必ずし
も一致しないため、第２のオフセットコントロール回路
２４により、再びレベル調整を行ない、ＡＤ変換器１０
によりディジタル値としてディジタル信号出力端子１１
から出力されることになる。

【０００４】ここで、オフセット調整では、ダークレベ
ルのばらつき等の補正のため、暗時出力のデータを読み
取り、ＲＡＭ２０に格納しておき、ＣＰＵ１７によって
最小値を求め、この最小値が所定のＡＤ変換器の基準値
になるように値を設定する。したがって、最小値がＡＤ
変換器１０の基準値より大きいと基準値まで下げ、ＡＤ
変換器１０の基準値より小さいと基準値まで上げるオフ
セット調整を行なっている。このようなオフセットコン
トロール回路には、差動増幅器を利用した加算器が用い
られることが多い。

【０００５】図３に示したような従来の回路構成を用い
た場合、マルチプレクサ９の後の第２のオフセットコン
トロール回路２４は、サンプルホールド回路３の後の第
１のオフセットコントロール回路２１の２倍の動作周波
数が要求されるため、設計が難しくなる。また、回路の
電源として、±電源を使用する場合は、加算アンプによ
ってオフセットコントロール回路を構成し、暗時出力の
データの最小値がＡＤ変換器の基準値より小さい場合に
は正のオフセットデータを、暗時出力のデータの最小値
がＡＤ変換器の基準値より大きい場合には負のオフセッ
トデータを一方の信号成分に加算すれば良いが、単一電
源を使用する場合は、負のオフセットデータを扱えない
ために、加算アンプと減算アンプを用いることになる。
図４は、従来のオフセットコントロール回路の一例を示
すブロック図である。図中、２５は加算器、２６は減算
器、２７はスイッチである。暗時出力のデータの最小値
がＡＤ変換器の基準値より小さい場合は加算アンプを用
い、暗時出力のデータの最小値がＡＤ変換器の基準値よ
り大きい場合は減算アンプを用いるように、スイッチ２
７を切り替えて、いずれかの出力を選択するような方式
を用いることになる。したがって、使用するアンプの数
も多くなり、回路規模が大きくなるとともに消費電力も
多くなるという問題があった。

【０００６】また、別の従来の技術として、特開平３−
１０４６０号公報には、特に、第１９図において、イメ
ージセンサから出力される偶数ビット成分と奇数ビット
成分を別々にサンプルホールドし、ゲイン調整し、オフ
セット調整をした後、ＡＤ変換してミキシングし、ギャ
ップ補正、シェーディング補正、ログ変換を行なう旨の
記載がある。この従来例においては、白色シェーディン
グ補正をゲイン調整で行ない、ＡＤ変換時の基準値補正
をオフセット調整により行ない、さらに、各ビット間の
ばらつきをダークシェーディング補正として行なってい
る。この従来例においても、オフセット調整と、各ビッ
ト間のばらつきを補正するダークシェーディング補正は
別々に行なわれており、回路規模が大きくなる。さら
に、ダークシェーディング補正は偶数ビット成分と奇数
ビット成分をミキシングした後に行なわれており、やは
り動作の速い回路を用いる必要がある。

【０００７】

【発明が解決しようとする課題】本発明は、上述した事
情に鑑みてなされたもので、アンプの数を抑え、回路規
模を小さくするとともに、単一電源で動作し、かつ低消
費電力のイメージセンサ画像信号処理回路を提供するこ
とを目的とするものである。

【０００８】

【課題を解決するための手段】本発明は、イメージセン
サのアナログ画像信号を複数のビット成分に分けて取り
込み、レベル調整を行なうイメージセンサ画像信号処理
回路において、オフセットデータを入力する差動増幅器
の正極性入力端子または負極性入力端子のいずれかを選
択する複数のアナログスイッチ群と、各ビット成分毎に
分けて取り込んだデータがそれぞれ入力され、また、ア
ナログスイッチ群を介してオフセットデータが入力され
る複数の差動増幅器と、該複数の差動増幅器の出力を順
次切り替え１つの出力信号とするマルチプレクサを有す
ることを特徴とするものである。

【０００９】

【作用】本発明によれば、マルチプレクサの前に、複数
のビット成分、例えば、奇数ビット成分と偶数ビット成
分のそれぞれのレベル調整を行なう差動増幅器を挿入
し、両成分の間のレベル調整を行なうとともにＡＤ変換
器におけるダイナミックレンジのレベル補正を同時に行
なうことにより、回路を簡略化し、消費電力を抑えるこ
とができる。また、アナログスイッチ群により、オフセ
ットデータを入力する差動増幅器の正極性入力端子また
は負極性入力端子のいずれかを選択するように構成され
ているので、オフセットの加算、減算を１つの差動増幅
器で行なうことができるとともに、負のオフセットであ
っても、単一電源により動作させることが可能となる。

【００１０】

【実施例】図１は、本発明のイメージセンサ画像信号処
理回路の一実施例を示すブロック図である。図中、図３
と同様の部分には同じ符号を付して説明を省略する。
７，８は差動増幅器、１２，１３はアナログスイッチ
群、１４，１５はオフセットデータ、１８、１９は制御
信号である。以下の説明では、センサ信号入力端子１
に、イメージセンサから出力される奇数ビット成分が入
力され、センサ信号入力端子２には、イメージセンサか
ら出力される偶数ビット成分が入力されるものとして説
明するが、逆であってもよい。

【００１１】イメージセンサから出力される奇数ビット
成分の信号は、センサ信号入力端子１に入力される。セ
ンサ信号入力端子１に入力された信号は、サンプルホー
ルド回路３でサンプリングされた後、ゲインコントロー
ル回路５により、ゲイン調整が行なわれる。ゲイン調整
が行なわれた信号は、差動増幅器７に入力される。一
方、ＤＡ変換器１６からは、ＡＤ変換器１０の入力ダイ
ナミックレンジとセンサ信号とのレベル差を補正するオ
フセットデータ１４が出力されている。このオフセット
データ１４は、アナログスイッチ群１２に入力されてい
る。アナログスイッチ群１２では、オフセットデータ１
４を、差動増幅器７の正極性入力端子に入力するか、負
極性入力端子に入力するかを選択する。アナログスイッ
チ群１２の制御は、制御信号１８によって、オフセット
データ１４をセンサ信号に加算するか、減算するかを制
御する。差動増幅器７では、ゲインコントロール回路５
によりゲイン調整が行なわれたセンサ信号と、アナログ
スイッチ群１２を介して入力されるオフセットデータの
間で演算を行なう。センサの信号をＶｏｄｄ、オフセッ
トデータ１４をＶｏｆｆ１とすれば、差動増幅器７の出
力は、制御信号１８により Ｖｏｄｄ＋Ｖｏｆｆ１ または、 Ｖｏｄｄ−Ｖｏｆｆ１ となる。

【００１２】一方、イメージセンサから出力される偶数
ビット成分の信号は、センサ信号入力端子２に入力さ
れ、サンプルホールド回路４でサンプリングされた後、
ゲインコントロール回路６でゲイン調整が行なわれる。
ゲイン調整された信号は差動増幅器８に入力される。一
方、ＤＡ変換器１６からは、オフセットデータ１４とと
もに、センサの奇数ビット成分の信号と偶数ビット成分
の信号とのレベル差を補正するオフセットデータ１５が
出力されており、オフセットデータ１４及び１５がアナ
ログスイッチ群１３に入力されている。アナログスイッ
チ群１３では、オフセットデータ１４は制御信号１８に
より、オフセットデータ１５は制御信号１９により、そ
れぞれ独立に、差動増幅器８の正極性入力端子に入力す
るか、負極性入力端子に入力するかを選択する。したが
って、センサの偶数ビット信号をＶｅｖｅｎ、オフセッ
トデータ１５をＶｏｆｆ２とすれば）差動増幅器８の出
力は、制御信号１８，１９により、 Ｖｅｖｅｎ＋Ｖｏｆｆ１＋Ｖｏｆｆ２ Ｖｅｖｅｎ＋Ｖｏｆｆ１−Ｖｏｆｆ２ Ｖｅｖｅｎ−Ｖｏｆｆ１＋Ｖｏｆｆ２ Ｖｅｖｅｎ−Ｖｏｆｆ１−Ｖｏｆｆ２ のいずれかになる。

【００１３】このように、差動増幅器７および８により
レベル補正されたデータは、マルチプレクサ９によって
１つの信号に合成された後、ＡＤ変換器１０によりデジ
タル信号に変換され、ディジタル信号出力端子１１から
出力される。

【００１４】上述の実施例では、アナログスイッチ群１
３及び差動増幅器８に与えるオフセットデータとして、
オフセットデータ１４及び１５の２つのデータを与える
例を示したが、これらのオフセットデータの加算値また
は減算値をＣＰＵ１７で計算し、ＤＡ変換器１６から出
力されるオフセットデータ１５として出力するように構
成することもできる。この場合、アナログスイッチ群１
３へ入力されるオフセットデータは１つとなり、回路を
一層簡略化することができる。

【００１５】また、上述の実施例では、イメージセンサ
から出力されるアナログ画像信号を偶数ビット成分と、
奇数ビット成分に分けて取り込み、処理を行なっている
が、これに限らず、３つのビット成分や、それ以上の個
数のビット成分に分けて取り込み、各ビット成分毎にア
ナログスイッチ群および差動増幅器を配置し、処理を行
なうように構成することもできる。この場合、部品点数
は多くなるが、さらに低速の素子を用いることができ
る。

【００１６】図２は、本発明のイメージセンサ画像信号
処理回路の具体例を示す回路図である。図中、図１と同
様の部分には同じ符号を付して説明を省略する。Ｍ１乃
至Ｍ１８はＭＯＳトランジスタ、Ｒ１乃至Ｒ１２は抵
抗、ＩＶ１，ＩＶ２はインバータである。イメージセン
サから出力される奇数ビット成分と、偶数ビット成分の
信号が、それぞれセンサ信号入力端子１，２に入力さ
れ、それぞれサンプルホールド回路３，４でサンプリン
グされる。次に、それぞれゲインコントロール回路５，
６でゲイン調整される。このときのゲインの値は、信号
レベルのいちばん大きな白色基準板のデータを読み取
り、ＲＡＭ２０に格納しておき、ＣＰＵ１７によって最
大値を求め、この最大値が所定の値、すなわち、ＡＤ変
換器１０の入力の最大値になるように決定され、図示し
ないＤＡ変換器よりゲインコントロール回路５，６に供
給されている。ゲイン調整されたデータは、オフセット
調整するために、差動増幅器に入力される。ゲインコン
トロール回路５の出力は、ＭＯＳトランジスタＭ４およ
び抵抗Ｒ３を介して、差動増幅器７の正極性入力端子に
入力されている。また、ゲインコントロール回路６の出
力は、ＭＯＳトランジスタＭ１３および抵抗Ｒ９を介し
て、差動増幅器８の正極性入力端子に入力されている。
これらのＭＯＳトランジスタＭ４，Ｍ１３は、ゲートを
電源線に接続しているので、常に導通状態となってい
る。

【００１７】一方、ＤＡ変換器１６は、ＣＰＵ１７から
の指示に従い、オフセットデータ１４及び１５の２種類
のオフセットデータを出力している。オフセットデータ
１４は、暗時読み取りの際のマルチプレクサ５の出力の
最大値をＡＤ変換器６の基準値に合わせるためのオフセ
ットであり、ＭＯＳトランジスタＭ３および抵抗Ｒ２を
介して差動増幅器７の負極性入力端子に接続され、ま
た、ＭＯＳトランジスタＭ５および抵抗Ｒ４を介して差
動増幅器７の正極性入力端子に接続され、ＭＯＳトラン
ジスタＭ９および抵抗Ｒ７を介して差動増幅器８の負極
性入力端子に接続され、さらに、ＭＯＳトランジスタＭ
１４および抵抗Ｒ１０を介して差動増幅器８の正極性入
力端子に接続されている。また、オフセットデータ１５
は、偶数ビット成分と奇数ビット成分のレベル差を補正
するためのオフセットであり、ＭＯＳトランジスタＭ１
１および抵抗Ｒ８を介して差動増幅器８の負極性入力端
子に接続され、また、ＭＯＳトランジスタＭ１６および
抵抗Ｒ１１を介して差動増幅器８の正極性入力端子に接
続されている。

【００１８】また、ＭＯＳトランジスタＭ２は差動増幅
器７の負極性入力端子をアースと接続し、入力されるデ
ータを０とする。また、ＭＯＳトランジスタＭ６は差動
増幅器の正極性入力端子をアースと接続し、加算される
値を０とする。ＭＯＳトランジスタＭ８は、差動増幅器
８の負極性入力端子を抵抗６を介して接地する。ＭＯＳ
トランジスタＭ１８は、差動増幅器８の正極性入力端子
を抵抗Ｒ１２を介して接地する。ＭＯＳトランジスタＭ
１０は、差動増幅器８の負極性入力端子に入力するオフ
セットデータ１４を０とするためのスイッチの働きをす
る。同様に、ＭＯＳトランジスタＭ１２は、差動増幅器
８の負極性入力端子に入力するオフセットデータ１５を
０とするためのスイッチ、ＭＯＳトランジスタＭ１５
は、差動増幅器８の正極性入力端子に入力するオフセッ
トデータ１４を０とするためのスイッチ、ＭＯＳトラン
ジスタＭ１７は、差動増幅器８の正極性入力端子に入力
するオフセットデータ１５を０とするためのスイッチで
ある。なお、ＭＯＳトランジスタＭ１およびＭ７は、常
に導通状態となっており、それぞれ差動増幅器７および
８に抵抗Ｒ１またはＲ５を介して負帰還をかけている。

【００１９】ＣＰＵ１７から出力される制御線１８およ
び１９は、ＭＯＳトランジスタのオン／オフを制御し、
それぞれの信号の加減算を制御する。制御線１８は、Ｍ
ＯＳトランジスタＭ３，Ｍ６，Ｍ９，Ｍ１５を制御す
る。また、インバータＩＶ１によって制御線１８の制御
論理が反転された制御線１８’により、ＭＯＳトランジ
スタＭ２，Ｍ５，Ｍ１０，Ｍ１４を制御している。これ
らの結線により、ＭＯＳトランジスタＭ２とＭ３、Ｍ５
とＭ６、Ｍ９とＭ１０、Ｍ１４とＭ１５は、いずれか一
方のみが導通状態となるように制御される。制御線１９
は、ＭＯＳトランジスタＭ１１，Ｍ１７を制御し、ま
た、インバータＩＶ２によって制御論理が反転された制
御線１９’によって、ＭＯＳトランジスタＭ１２，Ｍ１
６を制御している。これらの結線により、ＭＯＳトラン
ジスタＭ１１とＭ１２、Ｍ１６とＭ１７は、いずれか一
方のみが導通状態となるように制御される。インバータ
ＩＶ１，ＩＶ２は、ＣＰＵ１７のインターフェース部分
に内蔵され、ＣＰＵ１７からは、制御線１８，１８’お
よび制御線１９，１９’の組の２組の制御線が出力され
ている。このインバータＩＶ１，ＩＶ２は、アナログス
イッチ群１２，１３内や、ＣＰＵ１７とアナログスイッ
チ群１２，１３との間に挿入することも可能である。

【００２０】これらのＭＯＳトランジスタ等の動作を説
明する。以下の説明では、偶数ビット成分の電圧値をＶ
ｅｖｅｎ、奇数ビット成分の電圧値をＶｏｄｄ、偶数ビ
ット成分と奇数ビット成分の差電圧、すなわち、オフセ
ットデータ１４の電圧値をＶｏｆｆ１、暗時読取の際の
マルチプレクサ９の出力の最小値とＡＤ変換器１０の基
準値との差電圧、すなわち、オフセットデータ１５の電
圧値をＶｏｆｆ２とする。

【００２１】まず、Ｖｏｆｆ１、Ｖｏｆｆ２ともに負の
場合を考える。この場合、暗時読み取りの際のマルチプ
レクサ９の出力の最小値をＡＤ変換器１０の基準値に合
わせるために、｜Ｖｏｆｆ１｜だけ加算しなければなら
ず、また、Ｖｏｄｄの成分に｜Ｖｏｆｆ２｜だけ加算し
なければならない。そのため、ＣＰＵ１７は、制御信号
１８および制御信号１９がＬＯＷになるような制御を行
なう。このとき、アナログスイッチ群１２および１３内
のＭＯＳトランジスタＭ２，Ｍ５，Ｍ１０，Ｍ１２，Ｍ
１４，Ｍ１６がオンになり、ＭＯＳトランジスタＭ３，
Ｍ６，Ｍ９，Ｍ１１，Ｍ１５，Ｍ１７がオフになる。ま
た、ＭＯＳトランジスタＭ１，Ｍ４，Ｍ７，Ｍ８，Ｍ１
３，Ｍ１８は常時オンになっている。これにより、差動
増幅器７の負極性入力端子はアースされ、正極性入力端
子にはＭＯＳトランジスタＭ４を介してＶｏｄｄが入力
されるとともに、ＭＯＳトランジスタＭ６を介してＶｏ
ｆｆ１が入力されるので、差動増幅器７は、 Ｖｏｄｄ＋｜Ｖｏｆｆ１｜ を出力する加算器として動作する。また、差動増幅器８
の負極性入力端子は全てアースに接続され、正極性入力
端子には、ＭＯＳトランジスタＭ１３を介してＶｅｖｅ
ｎが、ＭＯＳトランジスタＭ１４を介してＶｏｆｆ１
が、ＭＯＳトランジスタＭ１６を介してＶｏｆｆ２がそ
れぞれ入力されるので、差動増幅器８は、 Ｖｅｖｅｎ＋｜Ｖｏｆｆ１｜＋｜Ｖｏｆｆ２｜ を出力する加算器として動作する。

【００２２】次に、Ｖｏｆｆ１が正、Ｖｏｆｆ２が負の
場合を考える。この場合、暗時読み取りの際のマルチプ
レクサ９の出力の最大値をＡＤ変換器１０の基準値に合
わせるために、｜Ｖｏｆｆ１｜だけ減算しなければなら
ず、また、Ｖｏｄｄの成分に｜Ｖｏｆｆ２｜だけ加算し
なければならない。そのため、ＣＰＵ１７は、制御信号
１８がＨＩＧＨ、制御信号１９がＬＯＷになるような制
御を行なう。このとき、アナログスイッチ群１２、１３
内のＭＯＳトランジスタＭ３，Ｍ６，Ｍ９，Ｍ１２，Ｍ
１５，Ｍ１６がオンになり、ＭＯＳトランジスタＭ２，
Ｍ５，Ｍ１０，Ｍ１１，Ｍ１４，Ｍ１７がオフになる。
これにより、差動増幅器７の負極性入力端子には、ＭＯ
ＳトランジスタＭ３を介してＶｏｆｆ１が入力されると
ともに、正極性入力端子にはＭＯＳトランジスタＭ４を
介してＶｏｄｄが入力されるので、差動増幅器７は、 Ｖｏｄｄ−｜Ｖｏｆｆ１｜ を出力する減算器として動作する。また、差動増幅器８
の負極性入力端子には、ＭＯＳトランジスタＭ９を介し
てＶｏｆｆ１が入力され、正極性入力端子には、ＭＯＳ
トランジスタＭ１３を介してＶｅｖｅｎが、ＭＯＳトラ
ンジスタＭ１６を介してＶｏｆｆ２がそれぞれ入力され
るので、差動増幅器８は、 Ｖｅｖｅｎ−｜Ｖｏｆｆ１｜＋｜Ｖｏｆｆ２｜ を出力する加減算器として動作する。

【００２３】Ｖｏｆｆ１が負、Ｖｏｆｆ２が正の場合を
考える。この場合、暗時読み取りの際のマルチプレクサ
９の出力の最大値をＡＤ変換器１０の基準値に合わせる
ために、｜Ｖｏｆｆ１｜だけ加算しなければならず、ま
た、Ｖｏｄｄの成分に｜Ｖｏｆｆ２｜だけ減算しなけれ
ばならない。そのため、ＣＰＵ１７は、制御信号１８が
ＬＯＷ、制御信号１９がＨＩＧＨになるような制御を行
なう。このとき、アナログスイッチ群１２、１３内のＭ
ＯＳトランジスタＭ２，Ｍ５，Ｍ１０，Ｍ１１，Ｍ１
４，Ｍ１７がオンになり、ＭＯＳトランジスタＭ３，Ｍ
６，Ｍ９，Ｍ１２，Ｍ１５，Ｍ１６がオフになる。これ
により、差動増幅器７の負極性入力端子は、ＭＯＳトラ
ンジスタＭ２を介してアースと接続され、正極性入力端
子にはＭＯＳトランジスタＭ４を介してＶｏｄｄが入力
され、またＭＯＳトランジスタＭ５を介してＶｏｆｆ１
が入力されるので、差動増幅器７は、 Ｖｏｄｄ＋｜Ｖｏｆｆ１｜ を出力する加算器として動作する。また、差動増幅器８
の負極性入力端子には、ＭＯＳトランジスタＭ１１を介
してＶｏｆｆ２が入力され、正極性入力端子には、ＭＯ
ＳトランジスタＭ１３を介してＶｅｖｅｎが、ＭＯＳト
ランジスタＭ１４を介してＶｏｆｆ１がそれぞれ入力さ
れるので、差動増幅器８は、 Ｖｅｖｅｎ＋｜Ｖｏｆｆ１｜−｜Ｖｏｆｆ２｜ を出力する加減算器として動作する。

【００２４】さらに、Ｖｏｆｆ１、Ｖｏｆｆ２とも正の
場合、暗時読み取りの際のマルチプレクサ９の出力の最
大値をＡＤ変換器１０の基準値に合わせるために、｜Ｖ
ｏｆｆ１｜だけ減算しなければならず、また、Ｖｏｄｄ
の成分に｜Ｖｏｆｆ２｜だけ減算しなければならない。
そのため、ＣＰＵ１７は、制御信号１８、制御信号１９
ともＨＩＧＨになるような制御を行なう。このとき、ア
ナログスイッチ群１２、１３内のＭＯＳトランジスタＭ
３，Ｍ６，Ｍ９，Ｍ１１，Ｍ１５，Ｍ１７がオンにな
り、ＭＯＳトランジスタＭ２，Ｍ５，Ｍ１０，Ｍ１２，
Ｍ１４，Ｍ１６がオフになる。これにより、差動増幅器
７の負極性入力端子には、ＭＯＳトランジスタＭ３を介
してＶｏｆｆ１が入力されるとともに、正極性入力端子
にはＭＯＳトランジスタＭ４を介してＶｏｄｄが入力さ
れるので、差動増幅器７は、 Ｖｏｄｄ−｜Ｖｏｆｆ１｜ を出力する減算器として動作する。また、差動増幅器８
の負極性入力端子には、ＭＯＳトランジスタＭ９を介し
てＶｏｆｆ１が入力され、また、ＭＯＳトランジスタＭ
１１を介してＶｏｆｆ２が入力され、正極性入力端子に
は、ＭＯＳトランジスタＭ１３を介してＶｅｖｅｎが入
力されるので、差動増幅器８は、 Ｖｅｖｅｎ−｜Ｖｏｆｆ１｜−｜Ｖｏｆｆ２｜ を出力する減算器として動作する。

【００２５】このように、制御信号１８および１９を切
り替えて、アナログスイッチ群１２、１３内のＭＯＳト
ランジスタのオン／オフを切り替えることにより、差動
増幅器７および８における加減算を切り替えることがで
き、Ｖｅｖｅｎ，Ｖｏｄｄの大小やＶｏｆｆ１の正負に
よる全ての場合について、偶数ビット成分と奇数ビット
成分の信号のレベル補正、および、マルチプレクサ５の
出力ダイナミックレンジとＡＤ変換器６の入力ダイナミ
ックレンジを一致させることができる。

【００２６】なお、上述の具体例では、ＭＯＳトランジ
スタによりアナログスイッチを構成したが、他の回路要
素を用いて構成することももちろん可能である。

【００２７】

【発明の効果】以上の説明から明らかなように、本発明
によれば、オフセット補正は、偶数ビット成分、奇数ビ
ット成分の各成分毎に１つずつ差動増幅器を用いるだけ
なので、消費電力を低減でき、また、両成分のオフセッ
トコントロールと、ＡＤ変換器の入力ダイナミックレン
ジのレベル差分の補正とを同時に行なうことができ、単
一電源で正、負両極性のオフセットデータを取り扱うこ
とが可能となる。また、オフセットコントロール回路自
体の動作周波数はＡＤ変換器の動作周波数の１／２程度
でよいため、従来マルチプレクスした後にオフセットコ
ントロール回路を挿入していたのに比べ、設計も簡単に
なり、低価格のイメージセンサ画像信号処理回路を提供
することができる、という効果がある。

【図面の簡単な説明】

【図１】 本発明のイメージセンサ画像信号処理回路の
一実施例を示すブロック図である。

【図２】 本発明のイメージセンサ画像信号処理回路の
具体例を示す回路図である。

【図３】 従来のイメージセンサ画像信号処理回路を示
すブロック図である。

【図４】 従来のオフセットコントロール回路の一例を
示すブロック図である。

【符号の説明】

１，２ センサ信号入力端子、３，４ サンプルホール
ド回路、５，６ ゲインコントロール回路、７，８ 差
動増幅器、９ マルチプレクサ、１０ ＡＤ変換器、１
１ ディジタル信号出力端子、１２，１３ アナログス
イッチ群、１４，１５ オフセットデータ、１６ ＤＡ
変換器、１７ ＣＰＵ、１８、１９ 制御信号、２０
ＲＡＭ、Ｍ１乃至Ｍ１８ ＭＯＳトランジスタ、Ｒ１乃
至Ｒ１２抵抗、ＩＶ１，ＩＶ２ インバータ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 イメージセンサのアナログ画像信号を複
   数のビット成分に分けて取り込みレベル調整を行なうイ
   メージセンサ画像信号処理回路において、オフセットデ
   ータを入力する差動増幅器の正極性入力端子または負極
   性入力端子のいずれかを選択する複数のアナログスイッ
   チ群と、各ビット成分毎に分けて取り込んだデータがそ
   れぞれ入力されまたアナログスイッチ群を介してオフセ
   ットデータが入力される複数の差動増幅器と、該複数の
   差動増幅器の出力を順次切り替え１つの出力信号とする
   マルチプレクサを有することを特徴とするイメージセン
   サ画像信号処理回路。