JPH0614533B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPH0614533B2 JPH0614533B2 JP60155457A JP15545785A JPH0614533B2 JP H0614533 B2 JPH0614533 B2 JP H0614533B2 JP 60155457 A JP60155457 A JP 60155457A JP 15545785 A JP15545785 A JP 15545785A JP H0614533 B2 JPH0614533 B2 JP H0614533B2
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- Japan
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- region
- oxide film
- forming
- regions
- integrated circuit
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、同一半導体基板内にバイポーラトランジスタ
とＭＯＳトランジスタを形成する半導体集積回路の製造
方法に関するものである。
とＭＯＳトランジスタを形成する半導体集積回路の製造
方法に関するものである。
従来の技術 バイポーラトランジスタとＣＭＯＳ（相補形ＭＯＳ）ト
ランジスタの単一の半導体基板内に集積化した従来の半
導体集積回路は、第２図に示すような工程流れ図に従っ
て形成されていた。以下、第２図を参照して従来の半導
体集積回路の構造とその製造方法について説明する。
ランジスタの単一の半導体基板内に集積化した従来の半
導体集積回路は、第２図に示すような工程流れ図に従っ
て形成されていた。以下、第２図を参照して従来の半導
体集積回路の構造とその製造方法について説明する。
まず、ｎ形埋め込み領域２、２１そよびｐ形埋め込み領
域３、３１が選択的に形成されたｐ形単結晶シリコン基
板１の上に、ｎ形シリコンエピタキシャル層４を形成
し、ｐ形不純物の拡散でｐ形埋め込み領域３の上にはこ
れに繋がるｐ形分離領域５を、ｐ形埋め込み領域３１の
上にはこれに繋がるｐウエル領域６を形成する。このの
ち、選択酸化法によりＭＯＳトランジスタ間を分離する
ための領域に厚いシリコン酸化膜７を形成した後に、表
面にＭＯＳトランジスタ用のゲート酸化膜となる薄いシ
リコン酸化膜８を形成し、さらに、この上にポリシリコ
ン等の導電膜を選択的に形成してゲート電極９を形成す
る。なお、図中Ａ，ＢおよびＣで示す領域はＮＰＮトラ
ンジスタ、ＰチャンネルＭＯＳトランジスタおよびＮチ
ャンネルＭＯＳトランジスタを形成する領域である。
（第２図ａ）。
域３、３１が選択的に形成されたｐ形単結晶シリコン基
板１の上に、ｎ形シリコンエピタキシャル層４を形成
し、ｐ形不純物の拡散でｐ形埋め込み領域３の上にはこ
れに繋がるｐ形分離領域５を、ｐ形埋め込み領域３１の
上にはこれに繋がるｐウエル領域６を形成する。このの
ち、選択酸化法によりＭＯＳトランジスタ間を分離する
ための領域に厚いシリコン酸化膜７を形成した後に、表
面にＭＯＳトランジスタ用のゲート酸化膜となる薄いシ
リコン酸化膜８を形成し、さらに、この上にポリシリコ
ン等の導電膜を選択的に形成してゲート電極９を形成す
る。なお、図中Ａ，ＢおよびＣで示す領域はＮＰＮトラ
ンジスタ、ＰチャンネルＭＯＳトランジスタおよびＮチ
ャンネルＭＯＳトランジスタを形成する領域である。
（第２図ａ）。
次に、ボロンを選択的にイオン注入して、領域ＢにＰチ
ャンネルＭＯＳトランジスタのソース領域１０およびド
レイン領域１０１を形成し、また、領域ＢとＣと間にガ
ードバンド領域１１を形成する。この処理で形成したソ
ース領域１０とドレイン領域１０１のシート抵抗は、５
０〜１５０Ω/□である（第２図ｂ）。
ャンネルＭＯＳトランジスタのソース領域１０およびド
レイン領域１０１を形成し、また、領域ＢとＣと間にガ
ードバンド領域１１を形成する。この処理で形成したソ
ース領域１０とドレイン領域１０１のシート抵抗は、５
０〜１５０Ω/□である（第２図ｂ）。
さらに、領域Ａにボロンを選択的にイオンを注入し、ベ
ース領域１２を形成する。このベース領域１２のシート
抵抗は、バイポーラトランジスタの高速化を実現するこ
とを意図し、ＰチャンネルＭＯＳトランジスタのソース
およびドレイン領域のシート抵抗よりも高い２００〜１
０００Ω/□に設定されている。（第２図ｃ）。
ース領域１２を形成する。このベース領域１２のシート
抵抗は、バイポーラトランジスタの高速化を実現するこ
とを意図し、ＰチャンネルＭＯＳトランジスタのソース
およびドレイン領域のシート抵抗よりも高い２００〜１
０００Ω/□に設定されている。（第２図ｃ）。
次に、砒素あるいはリンを選択的にイオン注入して領域
Ａにエミッタ領域１３とコレクタコンタクト領域１４を
形成し、また、領域ＣのＮチャンネルＭＯＳトランジス
タのソース領域１５およびドレイン領域１５１を形成す
る（第２図ｄ）。
Ａにエミッタ領域１３とコレクタコンタクト領域１４を
形成し、また、領域ＣのＮチャンネルＭＯＳトランジス
タのソース領域１５およびドレイン領域１５１を形成す
る（第２図ｄ）。
最後に、層間絶縁膜となるＰＳＧ膜１６を表面に形成し
た後、コンタクト窓を開け、この部分にアルミニウム電
極１７を形成する（第２図ｅ）。
た後、コンタクト窓を開け、この部分にアルミニウム電
極１７を形成する（第２図ｅ）。
発明が解決しようとする問題点 このような従来の製造方法では、ＰチャンネルＭＯＳト
ランジスタのソースおよびドレイン領域と、ＮＰＮトラ
ンジスタのベース領域のシート抵抗を異らせるため、ボ
ロンイオンの注入を分離している。このため、半導体集
積回路の製造工程が複雑となる問題があった。
ランジスタのソースおよびドレイン領域と、ＮＰＮトラ
ンジスタのベース領域のシート抵抗を異らせるため、ボ
ロンイオンの注入を分離している。このため、半導体集
積回路の製造工程が複雑となる問題があった。
問題点を解決するための手段 本発明の半導体集積回路の製造方法は、一導電形の半導
体基板上に、これとは逆導電形の第１および第２の領域
を分離して形成する工程と、前記半導体基板の表面にゲ
ート酸化膜を形成したのち、前記第２の領域上に位置す
る前記ゲート酸化膜の上にゲート電極を形成する工程
と、前記第１の領域内に同領域と同一導電形の不純物を
イオン注入して高不純物濃度のエミッタ領域を形成する
工程と、前記半導体基板の表面を熱酸化し、前記エミッ
タ領域上を覆うゲート酸化膜相当の薄い酸化膜の厚みを
選択的に厚くする工程と、前記半導体基板と同一導電形
の不純物をイオン注入し、前記第１の領域内にベース領
域を、前記第２の領域内にソースおよびドレイン領域を
形成する工程とを備えたものである。
体基板上に、これとは逆導電形の第１および第２の領域
を分離して形成する工程と、前記半導体基板の表面にゲ
ート酸化膜を形成したのち、前記第２の領域上に位置す
る前記ゲート酸化膜の上にゲート電極を形成する工程
と、前記第１の領域内に同領域と同一導電形の不純物を
イオン注入して高不純物濃度のエミッタ領域を形成する
工程と、前記半導体基板の表面を熱酸化し、前記エミッ
タ領域上を覆うゲート酸化膜相当の薄い酸化膜の厚みを
選択的に厚くする工程と、前記半導体基板と同一導電形
の不純物をイオン注入し、前記第１の領域内にベース領
域を、前記第２の領域内にソースおよびドレイン領域を
形成する工程とを備えたものである。
作用 この製造方法によれば、バイポーラトランジスタのベー
ス領域とＭＯＳトランジスタのソースおよびドレイン領
域を同一の工程で形成することができる。
ス領域とＭＯＳトランジスタのソースおよびドレイン領
域を同一の工程で形成することができる。
また、ベース領域を、活性ベース領域とベースコンタク
ト領域を備えた、いわゆるグラフトベース構造にするこ
ともできる。
ト領域を備えた、いわゆるグラフトベース構造にするこ
ともできる。
実施例 本発明の半導体集積回路の製造方法の実施例を第１図の
工程流れ図を参照して説明する。
工程流れ図を参照して説明する。
まず、Ｐ形単結晶シリコン基板１の中に、アンチモンあ
るいは砒素を選択的にドープしてｎ形埋め込み領域２、
２１を形成する。次に、ボロンを選択的にドープしてｐ
形埋め込み領域３、３１を形成する。なお、図中Ａ、Ｂ
およびＣで示す領域は第１図と同様ＮＰＮトランジス
タ、ＰチャンネルＭＯＳトランジスタおよびＮチャンネ
ルＭＯＳトランジスタを形成する領域である（第１図
ａ）。
るいは砒素を選択的にドープしてｎ形埋め込み領域２、
２１を形成する。次に、ボロンを選択的にドープしてｐ
形埋め込み領域３、３１を形成する。なお、図中Ａ、Ｂ
およびＣで示す領域は第１図と同様ＮＰＮトランジス
タ、ＰチャンネルＭＯＳトランジスタおよびＮチャンネ
ルＭＯＳトランジスタを形成する領域である（第１図
ａ）。
次いで、表面全体に比抵抗が０．５〜１０Ωcmのｎ形シ
リコンエピタキシャル層４を成長させる（第１図ｂ）。
リコンエピタキシャル層４を成長させる（第１図ｂ）。
この後、ｐ形埋め込み領域３と３１に対応するｎ形エピ
タキシャル層表面部分に、ボロンを選択的にドープし
て、ｐ形埋め込み領域３の上にはこれに繋がる分離領域
５を形成し、またｐ形埋め込み領域３１の上にはＮチャ
ンネルＭＯＳトランジスタを形成するためのｐウエル領
域６を形成する（第１図ｃ）。
タキシャル層表面部分に、ボロンを選択的にドープし
て、ｐ形埋め込み領域３の上にはこれに繋がる分離領域
５を形成し、またｐ形埋め込み領域３１の上にはＮチャ
ンネルＭＯＳトランジスタを形成するためのｐウエル領
域６を形成する（第１図ｃ）。
次に、選択酸化法により、領域ＢとＣの表面に厚いシリ
コン酸化膜７を形成する。この後、シリコン酸化膜を選
択的に除いて、シリコン表面を部分的に露出させる（第
１図ｄ）。
コン酸化膜７を形成する。この後、シリコン酸化膜を選
択的に除いて、シリコン表面を部分的に露出させる（第
１図ｄ）。
つづいて、表面にゲート酸化膜となる薄いシリコン酸化
膜８を形成し、さらに、このゲート酸化膜の上にポリシ
リコン等のゲート電極９を形成する（第１図ｅ）。
膜８を形成し、さらに、このゲート酸化膜の上にポリシ
リコン等のゲート電極９を形成する（第１図ｅ）。
次に、表面にレジスト膜（図示せず）を塗布した後、こ
のレジスト間の所定の領域に開口を設け、砒素あるいは
リンをイオン注入し、領域Ａにはn+形のエミッタ領域１
３およびコレクタコンタクト領域１４を、領域Ｂにはn+
形のボトムゲートコンタクト領域１８を、そして領域Ｃ
にはn+形のソース領域１５およびドレイン領域１５１を
形成する（第１図ｆ）。
のレジスト間の所定の領域に開口を設け、砒素あるいは
リンをイオン注入し、領域Ａにはn+形のエミッタ領域１
３およびコレクタコンタクト領域１４を、領域Ｂにはn+
形のボトムゲートコンタクト領域１８を、そして領域Ｃ
にはn+形のソース領域１５およびドレイン領域１５１を
形成する（第１図ｆ）。
次に、基板表面を熱酸化法で酸化する。ところで、前記
のn+形拡散領域１３、１４、１５、１８は高不純物濃度
であり、その他の領域は低不純物濃度のｎ形シリコンエ
ピタキシャル層４である。シリコン基板の酸化速度は不
純物濃度が高いほど速く、したがって、n+形拡散領域1
3、14、15、18の上には、ｎ形シリコンエピタキシャル
層４の上よりも厚くシリコン酸化膜８が形成される。
のn+形拡散領域１３、１４、１５、１８は高不純物濃度
であり、その他の領域は低不純物濃度のｎ形シリコンエ
ピタキシャル層４である。シリコン基板の酸化速度は不
純物濃度が高いほど速く、したがって、n+形拡散領域1
3、14、15、18の上には、ｎ形シリコンエピタキシャル
層４の上よりも厚くシリコン酸化膜８が形成される。
つづいて、レジスト膜を塗布した後、レジスト膜の所定
領域に開口を設け、ボロンをイオン注入し、領域Ａには
ベース領域１２を、領域ＢにはＰチャンネルＭＯＳトラ
ンジスタのソース領域１０およびドレイン領域１０１
を、また、領域ＢとＣの間には、ガードバンド領域１１
を形成する（第１図ｇ）。
領域に開口を設け、ボロンをイオン注入し、領域Ａには
ベース領域１２を、領域ＢにはＰチャンネルＭＯＳトラ
ンジスタのソース領域１０およびドレイン領域１０１
を、また、領域ＢとＣの間には、ガードバンド領域１１
を形成する（第１図ｇ）。
なお、エミッタ領域１３の上のシリコン酸化膜の厚み
は、周囲のシリコン酸化膜の厚みより大であり、ベース
を形成すると、エミッタ直下の活性ベース領域の低不純
物濃度で、エミッタ領域の周囲のベースコンタクト領域
が高不純物濃度のグラフトベース構造が形成される。一
方、領域Ｂのソース領域１０およびドレイン領域１０１
上のシリコン酸化膜の厚みは、エミッタ領域１３の上の
シリコン酸化膜の厚みより小さいため、ソース領域およ
びドレイン領域の不純物濃度を活性ベース領域よりも高
くすることができる。
は、周囲のシリコン酸化膜の厚みより大であり、ベース
を形成すると、エミッタ直下の活性ベース領域の低不純
物濃度で、エミッタ領域の周囲のベースコンタクト領域
が高不純物濃度のグラフトベース構造が形成される。一
方、領域Ｂのソース領域１０およびドレイン領域１０１
上のシリコン酸化膜の厚みは、エミッタ領域１３の上の
シリコン酸化膜の厚みより小さいため、ソース領域およ
びドレイン領域の不純物濃度を活性ベース領域よりも高
くすることができる。
最後に、層間絶縁膜となるＰＳＧ膜１５を形成した後、
コンタクト窓を開口し、この部分にアルミニウム電極１
７を形成する（第１図ｈ）。
コンタクト窓を開口し、この部分にアルミニウム電極１
７を形成する（第１図ｈ）。
発明の効果 本発明の半導体集積回路の製造方法によれば、ＮＰＮト
ランジスタの電流増幅率を高め、ベース広がり抵抗を小
さくすることが可能なベース領域と、ｐチャンネルＭＯ
Ｓトランジスタのオン抵抗を小さくできるソース領域お
よびドレイン領域を、同一の工程で形成することができ
るため、製造工程を簡素化する効果が奏され、経済的効
果が大きい。
ランジスタの電流増幅率を高め、ベース広がり抵抗を小
さくすることが可能なベース領域と、ｐチャンネルＭＯ
Ｓトランジスタのオン抵抗を小さくできるソース領域お
よびドレイン領域を、同一の工程で形成することができ
るため、製造工程を簡素化する効果が奏され、経済的効
果が大きい。
第１図は本発明の実施例による半導体集積回路の製造方
法を示す工程流れ図、第２図は従来の半導体集積回路を
製造方法を示す工程流れ図である。 １……ｐ形単結晶シリコン基板、２、２１……ｎ形埋め
込み領域、３、３１……ｐ形埋め込み領域、４……ｎ形
シリコンエピタキシャル層、５……分離領域、６……ｐ
ウエル領域、７……厚いシリコン酸化膜、８……シリコ
ン酸化膜、９……ゲート電極、１０……ＰチャンネルＭ
ＯＳトランジスタのソース領域、１０１……Ｐチャンネ
ルＭＯＳトランジスタのドレイン領域、１１……ガード
バンド領域、１２……ベース領域、１３……エミッタ領
域、１４……コレクタコンタクト領域、15……Ｎチャン
ネルＭＯＳトランジスタのソース領域、１５１……Ｎチ
ャンネルＭＯＳトランジスタのドレイン領域、１６……
ＰＳＧ膜、１７……アルミニウム電極、１８……Ｐチャ
ンネルＭＯＳトランジスタのボトムゲートコンタクト領
域。
法を示す工程流れ図、第２図は従来の半導体集積回路を
製造方法を示す工程流れ図である。 １……ｐ形単結晶シリコン基板、２、２１……ｎ形埋め
込み領域、３、３１……ｐ形埋め込み領域、４……ｎ形
シリコンエピタキシャル層、５……分離領域、６……ｐ
ウエル領域、７……厚いシリコン酸化膜、８……シリコ
ン酸化膜、９……ゲート電極、１０……ＰチャンネルＭ
ＯＳトランジスタのソース領域、１０１……Ｐチャンネ
ルＭＯＳトランジスタのドレイン領域、１１……ガード
バンド領域、１２……ベース領域、１３……エミッタ領
域、１４……コレクタコンタクト領域、15……Ｎチャン
ネルＭＯＳトランジスタのソース領域、１５１……Ｎチ
ャンネルＭＯＳトランジスタのドレイン領域、１６……
ＰＳＧ膜、１７……アルミニウム電極、１８……Ｐチャ
ンネルＭＯＳトランジスタのボトムゲートコンタクト領
域。
Claims (1)
- 【請求項１】一導電形の半導体基板上に、これとは逆導
電形の第１および第２の領域を分離して形成する工程
と、前記半導体基板の表面にゲート酸化膜を形成したの
ち、前記第２の領域上に位置する前記ゲート酸化膜の上
にゲート電極を形成する工程と、前記第１の領域内に同
領域と同一導電形の不純物をイオン注入して高不純物濃
度のエミッタ領域を形成する工程と、前記半導体基板の
表面を熱酸化し、前記エミッタ領域上を覆うゲート酸化
膜相当の薄い酸化膜の厚みを選択的に厚くする工程と、
前記半導体と同一導電形の不純物をイオン注入し、前記
第１の領域内にベース領域を、前記第２の領域内にソー
スおよびドレイン領域を形成する工程とを有することを
特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60155457A JPH0614533B2 (ja) | 1985-07-15 | 1985-07-15 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60155457A JPH0614533B2 (ja) | 1985-07-15 | 1985-07-15 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6216558A JPS6216558A (ja) | 1987-01-24 |
| JPH0614533B2 true JPH0614533B2 (ja) | 1994-02-23 |
Family
ID=15606462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60155457A Expired - Lifetime JPH0614533B2 (ja) | 1985-07-15 | 1985-07-15 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614533B2 (ja) |
-
1985
- 1985-07-15 JP JP60155457A patent/JPH0614533B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6216558A (ja) | 1987-01-24 |
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