JPH06132950A - データ同期出力装置 - Google Patents
データ同期出力装置Info
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- JPH06132950A JPH06132950A JP4284190A JP28419092A JPH06132950A JP H06132950 A JPH06132950 A JP H06132950A JP 4284190 A JP4284190 A JP 4284190A JP 28419092 A JP28419092 A JP 28419092A JP H06132950 A JPH06132950 A JP H06132950A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
- G11B27/19—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier
- G11B27/28—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording
- G11B27/30—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording
- G11B27/3027—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording used signal is digitally coded
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 同期信号から先頭の同期パルスが欠落するこ
と及びそれに対応する先頭のデータが消失してしまうこ
とを確実に防止する。 【構成】 シリアル信号ＳINを記憶するメモリ２と、そ
のメモリ２の出力信号ＳＤまたは前記シリアル信号ＳIN
の一方を選択して出力するセレクタ１と、セレクタ１の
出力信号Ｓｓから区切部とデータ部を抽出し区切部ごと
に同期パルスを生成して同期信号ＣＫを出力すると共に
データ部に含まれるデータをデータ信号Ｓｏとして同期
信号ＣＫと並列に出力するデータ・同期信号出力回路３
と、データ部の抽出に失敗したことを検知すると，抽出
に失敗したデータ部を含むシリアル信号ＳINをメモリ２
から出力させると共にセレクタ１でメモリ２の出力信号
ＳＤを選択させる制御回路４とを具備するデータ同期出
力装置。
と及びそれに対応する先頭のデータが消失してしまうこ
とを確実に防止する。 【構成】 シリアル信号ＳINを記憶するメモリ２と、そ
のメモリ２の出力信号ＳＤまたは前記シリアル信号ＳIN
の一方を選択して出力するセレクタ１と、セレクタ１の
出力信号Ｓｓから区切部とデータ部を抽出し区切部ごと
に同期パルスを生成して同期信号ＣＫを出力すると共に
データ部に含まれるデータをデータ信号Ｓｏとして同期
信号ＣＫと並列に出力するデータ・同期信号出力回路３
と、データ部の抽出に失敗したことを検知すると，抽出
に失敗したデータ部を含むシリアル信号ＳINをメモリ２
から出力させると共にセレクタ１でメモリ２の出力信号
ＳＤを選択させる制御回路４とを具備するデータ同期出
力装置。
Description
【０００１】
【産業上の利用分野】本発明は、データ同期出力装置に
関し、さらに詳しくは、区切部で区切られた複数個のデ
ータ部を含むシリアル信号から区切部を抽出し，その区
切部に対応させて同期信号を出力すると共に，その同期
信号と並列に且つ同期させてパラレル変換したデータを
出力するデータ同期出力装置に関する。
関し、さらに詳しくは、区切部で区切られた複数個のデ
ータ部を含むシリアル信号から区切部を抽出し，その区
切部に対応させて同期信号を出力すると共に，その同期
信号と並列に且つ同期させてパラレル変換したデータを
出力するデータ同期出力装置に関する。
【０００２】
【従来の技術】デジタル信号を記録再生するヘリカルス
キャン方式の磁気テープシステムにおいて、磁気テープ
から再生される再生信号は、区切パタンとデータ部の対
が複数個連続するデータセグメントが不連続に複数個続
くシリアル信号である。データ同期出力装置は、このよ
うなシリアル信号から区切パタンを抽出し、区切パタン
ごとに同期パルスを生成して同期信号として出力すると
共に、その同期信号と並列に且つ同期させてパラレル変
換したデータを出力する。このようなデータ同期出力装
置は、区切パタンの抽出に失敗したときも、既定の区切
パタンの周期τに基づいて保護同期パルスを発生し、同
期信号から同期パルスが欠落するのを防止する機能をも
っている。保護同期パルスを発生したときは、データ同
期出力装置は、保護同期パルスに位相を合せてシリアル
信号をパラレル変換して、データ信号とする。そこで、
区切パタンを正しく抽出できた後では、区切パタンの抽
出に失敗しても、シリアル信号が正しくパラレル変換さ
れて、正しいデータ信号が出力される。ところが、先頭
データセグメントの先頭の区切パタンの抽出に失敗した
ときは、シリアル信号が正しくパラレル変換されないた
め、先頭データ部のデータが消失してしまう。
キャン方式の磁気テープシステムにおいて、磁気テープ
から再生される再生信号は、区切パタンとデータ部の対
が複数個連続するデータセグメントが不連続に複数個続
くシリアル信号である。データ同期出力装置は、このよ
うなシリアル信号から区切パタンを抽出し、区切パタン
ごとに同期パルスを生成して同期信号として出力すると
共に、その同期信号と並列に且つ同期させてパラレル変
換したデータを出力する。このようなデータ同期出力装
置は、区切パタンの抽出に失敗したときも、既定の区切
パタンの周期τに基づいて保護同期パルスを発生し、同
期信号から同期パルスが欠落するのを防止する機能をも
っている。保護同期パルスを発生したときは、データ同
期出力装置は、保護同期パルスに位相を合せてシリアル
信号をパラレル変換して、データ信号とする。そこで、
区切パタンを正しく抽出できた後では、区切パタンの抽
出に失敗しても、シリアル信号が正しくパラレル変換さ
れて、正しいデータ信号が出力される。ところが、先頭
データセグメントの先頭の区切パタンの抽出に失敗した
ときは、シリアル信号が正しくパラレル変換されないた
め、先頭データ部のデータが消失してしまう。
【０００３】これを防止するために、まず、シリアル信
号から区切パタンを抽出し、その区切パタンごとに同期
パルスを生成して第１の同期信号とし、一方、区切パタ
ンの周期の整数倍だけシリアル信号を遅延させ、その遅
延シリアル信号から区切パタンを抽出し、その区切パタ
ンごとに同期パルスを生成して第２の同期信号とし、前
記第１の同期信号と前記第２の同期信号の論理和をとっ
て、その論理和を新たな同期信号とする技術が提案され
ている（特開昭６３−９００７０号公報）。
号から区切パタンを抽出し、その区切パタンごとに同期
パルスを生成して第１の同期信号とし、一方、区切パタ
ンの周期の整数倍だけシリアル信号を遅延させ、その遅
延シリアル信号から区切パタンを抽出し、その区切パタ
ンごとに同期パルスを生成して第２の同期信号とし、前
記第１の同期信号と前記第２の同期信号の論理和をとっ
て、その論理和を新たな同期信号とする技術が提案され
ている（特開昭６３−９００７０号公報）。
【０００４】この従来技術を、図８により更に説明す
る。なお、区切パタンを正しく抽出できる前の保護同期
パルスは説明上不要なので、ここでは無視している。図
８の（ａ）は、シリアル信号ＳINである。このシリアル
信号ＳINにおいて、ＤＭａはダミーデータ部、ＳＧａは
先頭データセグメント、ＤＢ０，ＤＢ１，…はデータブ
ロック、Ｃ０，Ｃ１，…は区切パタン、Ｄ０，Ｄ１，…
はデータ部である。図８の（ｂ）は、遅延シリアル信号
ＤＳINである。この遅延シリアル信号ＤＳINは、予め判
っている区切パタンの１周期分だけシリアル信号ＳINを
遅延させたものである。図８の（ｃ）は、シリアル信号
ＳINから抽出した区切パタンＣ１，Ｃ２，…ごとに同期
パルスＫ１，Ｋ２，…を生成した第１の同期信号ＣＫで
ある。先頭データブロックＤＢ０の区切パタンＣ０の抽
出に失敗しており、区切パタンＣ０に対応する同期パル
スＫ０が欠落している。図８の（ｄ）は、遅延シリアル
信号ＤＳINから抽出した区切パタンＣ１，Ｃ２，…ごと
に同期パルスＫ１，Ｋ２，…を生成した第２の同期信号
ＤＣＫである。やはり、先頭データブロックＤＢ０の区
切パタンＣ０の抽出に失敗しており、区切パタンＣ０に
対応する同期パルスＫ０が欠落している。図８の（ｅ）
は、第１の同期信号ＣＫと第２の同期信号ＤＣＫの論理
和をとった新たな同期信号ＮＣＫである。この新たな同
期信号ＮＣＫの同期パルスＫ０，Ｋ１，…に基づいて遅
延シリアル信号ＤＳINからデータ部Ｄ０，Ｄ１，…を抽
出し、そのデータ部Ｄ０，Ｄ１，…に含まれているデー
タを前記新たな同期信号ＮＣＫの同期パルスＫ０，Ｋ
１，…に同期させて、前記新たな同期信号ＮＣＫと並列
に出力すれば、先頭の同期パルスＫ０の欠落が防止され
る。従って、先頭データブロックＤＢ０のデータＤ０が
消失してしまうことも防止される。
る。なお、区切パタンを正しく抽出できる前の保護同期
パルスは説明上不要なので、ここでは無視している。図
８の（ａ）は、シリアル信号ＳINである。このシリアル
信号ＳINにおいて、ＤＭａはダミーデータ部、ＳＧａは
先頭データセグメント、ＤＢ０，ＤＢ１，…はデータブ
ロック、Ｃ０，Ｃ１，…は区切パタン、Ｄ０，Ｄ１，…
はデータ部である。図８の（ｂ）は、遅延シリアル信号
ＤＳINである。この遅延シリアル信号ＤＳINは、予め判
っている区切パタンの１周期分だけシリアル信号ＳINを
遅延させたものである。図８の（ｃ）は、シリアル信号
ＳINから抽出した区切パタンＣ１，Ｃ２，…ごとに同期
パルスＫ１，Ｋ２，…を生成した第１の同期信号ＣＫで
ある。先頭データブロックＤＢ０の区切パタンＣ０の抽
出に失敗しており、区切パタンＣ０に対応する同期パル
スＫ０が欠落している。図８の（ｄ）は、遅延シリアル
信号ＤＳINから抽出した区切パタンＣ１，Ｃ２，…ごと
に同期パルスＫ１，Ｋ２，…を生成した第２の同期信号
ＤＣＫである。やはり、先頭データブロックＤＢ０の区
切パタンＣ０の抽出に失敗しており、区切パタンＣ０に
対応する同期パルスＫ０が欠落している。図８の（ｅ）
は、第１の同期信号ＣＫと第２の同期信号ＤＣＫの論理
和をとった新たな同期信号ＮＣＫである。この新たな同
期信号ＮＣＫの同期パルスＫ０，Ｋ１，…に基づいて遅
延シリアル信号ＤＳINからデータ部Ｄ０，Ｄ１，…を抽
出し、そのデータ部Ｄ０，Ｄ１，…に含まれているデー
タを前記新たな同期信号ＮＣＫの同期パルスＫ０，Ｋ
１，…に同期させて、前記新たな同期信号ＮＣＫと並列
に出力すれば、先頭の同期パルスＫ０の欠落が防止され
る。従って、先頭データブロックＤＢ０のデータＤ０が
消失してしまうことも防止される。
【０００５】
【発明が解決しようとする課題】上記従来技術では、区
切パタンの周期の整数Ｍ倍だけシリアル信号を遅延させ
るが、先頭の整数Ｍ個分の区切パタンを抽出するのに失
敗すると、先頭の同期パルスの欠落を防止できなくな
り、従って、先頭のデータを消失してしまう問題点があ
る。例えば、図８で、区切パタンＣ０，Ｃ１の抽出に失
敗すると、第１の同期信号ＣＫから同期パルスＫ０，Ｋ
１が欠落し、第２の同期信号ＤＣＫからも同期パルスＫ
０，Ｋ１が欠落するから、論理和である新たな同期信号
ＮＣＫから同期パルスＫ０が欠落する。このため、先頭
データブロックＤＢ０のデータＤ０も消失してしまう。
切パタンの周期の整数Ｍ倍だけシリアル信号を遅延させ
るが、先頭の整数Ｍ個分の区切パタンを抽出するのに失
敗すると、先頭の同期パルスの欠落を防止できなくな
り、従って、先頭のデータを消失してしまう問題点があ
る。例えば、図８で、区切パタンＣ０，Ｃ１の抽出に失
敗すると、第１の同期信号ＣＫから同期パルスＫ０，Ｋ
１が欠落し、第２の同期信号ＤＣＫからも同期パルスＫ
０，Ｋ１が欠落するから、論理和である新たな同期信号
ＮＣＫから同期パルスＫ０が欠落する。このため、先頭
データブロックＤＢ０のデータＤ０も消失してしまう。
【０００６】そこで、本発明の目的は、同期信号から先
頭の同期パルスが欠落すること及びそれに対応する先頭
のデータが消失してしまうことを確実に防止できるよう
にしたデータ同期出力装置を提供することにある。
頭の同期パルスが欠落すること及びそれに対応する先頭
のデータが消失してしまうことを確実に防止できるよう
にしたデータ同期出力装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、複数個のデー
タ部を区切部で区切ったシリアル信号から区切部を抽出
し，その区切部に対応させて同期信号を出力すると共
に，その同期信号と並列に且つ同期させてパラレル変換
したデータをデータ信号として出力するデータ同期出力
装置であって、シリアル信号またはデータ信号を記憶す
る記憶手段と、区切部の抽出に成功したか失敗したかを
モニタし，抽出に失敗したことを検知すると，抽出に失
敗した区切部を含む前記シリアル信号またはデータ信号
を前記記憶手段から読み出し，先に抽出に失敗した区切
部に対応するデータをデータ信号化して同期信号と並列
に出力させる制御手段とを具備したことを特徴とするデ
ータ同期出力装置を提供する。
タ部を区切部で区切ったシリアル信号から区切部を抽出
し，その区切部に対応させて同期信号を出力すると共
に，その同期信号と並列に且つ同期させてパラレル変換
したデータをデータ信号として出力するデータ同期出力
装置であって、シリアル信号またはデータ信号を記憶す
る記憶手段と、区切部の抽出に成功したか失敗したかを
モニタし，抽出に失敗したことを検知すると，抽出に失
敗した区切部を含む前記シリアル信号またはデータ信号
を前記記憶手段から読み出し，先に抽出に失敗した区切
部に対応するデータをデータ信号化して同期信号と並列
に出力させる制御手段とを具備したことを特徴とするデ
ータ同期出力装置を提供する。
【０００８】
【作用】本発明のデータ同期出力装置では、シリアル信
号またはデータ信号を記憶手段に記憶しておき、区切部
の抽出に失敗すると、その区切部を含む部分のシリアル
信号またはデータ信号を記憶手段から読み出し、正しい
データを作成させ、同期信号と並列に出力させる。すな
わち、先頭の区切パタンから連続して抽出に失敗して
も、記憶手段の容量が適当であれば、抽出に失敗した区
切部に対応するデータを正しく回復して出力させること
が出来る。従って、同期信号から先頭の同期パルスが欠
落すること及びそれに対応する先頭のデータが消失して
しまうことを確実に防止できるようになる。
号またはデータ信号を記憶手段に記憶しておき、区切部
の抽出に失敗すると、その区切部を含む部分のシリアル
信号またはデータ信号を記憶手段から読み出し、正しい
データを作成させ、同期信号と並列に出力させる。すな
わち、先頭の区切パタンから連続して抽出に失敗して
も、記憶手段の容量が適当であれば、抽出に失敗した区
切部に対応するデータを正しく回復して出力させること
が出来る。従って、同期信号から先頭の同期パルスが欠
落すること及びそれに対応する先頭のデータが消失して
しまうことを確実に防止できるようになる。
【０００９】
【実施例】以下、図に示す実施例により本発明をさらに
詳しく説明する。なお、これにより本発明が限定される
ものではない。 −第１実施例− 図１は、本発明の第１実施例のデータ同期出力装置１０
１のブロック図である。このデータ同期出力装置１０１
には、ヘリカルスキャン方式の磁気テープから再生され
たシリアル信号ＳINが入力される。図２に、磁気テープ
ＭＴにおける記録形式を示す。磁気テープＭＴの先頭の
記録領域には、ダミーデータ部ＤＭａに続いて、先頭デ
ータセグメントＳＧａが記録されている。この先頭セグ
メントＳＧａは、データブロックＤＢ０〜ＤＢｎから構
成されている。各データブロックＤＢ０，ＤＢ１，…
は、区切パタンＣ０，Ｃ１，…およびデータ部Ｄ０，Ｄ
１，…から構成されている。次の記録領域には、ダミー
データ部ＤＭｂに続いて、２番目のデータセグメントＳ
Ｇｂが記録されている。この２番目のデータセグメント
ＳＧｂの構成は、上記と同様である。図３の（ａ）に、
シリアル信号ＳINの構成を示す。
詳しく説明する。なお、これにより本発明が限定される
ものではない。 −第１実施例− 図１は、本発明の第１実施例のデータ同期出力装置１０
１のブロック図である。このデータ同期出力装置１０１
には、ヘリカルスキャン方式の磁気テープから再生され
たシリアル信号ＳINが入力される。図２に、磁気テープ
ＭＴにおける記録形式を示す。磁気テープＭＴの先頭の
記録領域には、ダミーデータ部ＤＭａに続いて、先頭デ
ータセグメントＳＧａが記録されている。この先頭セグ
メントＳＧａは、データブロックＤＢ０〜ＤＢｎから構
成されている。各データブロックＤＢ０，ＤＢ１，…
は、区切パタンＣ０，Ｃ１，…およびデータ部Ｄ０，Ｄ
１，…から構成されている。次の記録領域には、ダミー
データ部ＤＭｂに続いて、２番目のデータセグメントＳ
Ｇｂが記録されている。この２番目のデータセグメント
ＳＧｂの構成は、上記と同様である。図３の（ａ）に、
シリアル信号ＳINの構成を示す。
【００１０】図１に戻り、シリアル信号ＳINは、セレク
タ１に入力されると共に，メモリ２に入力される。
タ１に入力されると共に，メモリ２に入力される。
【００１１】セレクタ１は、シリアル信号ＳINを選択す
るか又はメモリ２から読み出した読出シリアル信号ＳＤ
を選択して、いずれか一方を出力する。
るか又はメモリ２から読み出した読出シリアル信号ＳＤ
を選択して、いずれか一方を出力する。
【００１２】メモリ２は、記憶容量分だけの最新のシリ
アル信号ＳINを記憶する。記憶容量は、最大で１データ
セグメント分，最小で３データブロック分を記憶できる
だけの容量が必要である。そして、メモリ２は、制御回
路４からの読出指令ＡＤにより指令された部分から後の
シリアル信号ＳINを読出シリアル信号ＳＤとしてセレク
タ１へ出力する。
アル信号ＳINを記憶する。記憶容量は、最大で１データ
セグメント分，最小で３データブロック分を記憶できる
だけの容量が必要である。そして、メモリ２は、制御回
路４からの読出指令ＡＤにより指令された部分から後の
シリアル信号ＳINを読出シリアル信号ＳＤとしてセレク
タ１へ出力する。
【００１３】データ・同期信号出力回路３は、セレクタ
１の出力信号Ｓｓから区切パタンとデータ部とを抽出す
る。そして、区切パタンごとに同期パルスを生成して同
期信号ＣＫとして出力する。また、データ部に含まれて
いるデータを、データ信号Ｓｏとして、前記同期パルス
ＣＫに同期させて、同期信号ＣＫと並列に出力する。な
お、データ信号Ｓｏは、例えば８ビットのパラレル信号
である。また、データ・同期信号出力回路３は、区切パ
タンを抽出できなかったときに、既定の区切パタンの周
期に合せて保護同期パルスを生成する機能を有してい
る。
１の出力信号Ｓｓから区切パタンとデータ部とを抽出す
る。そして、区切パタンごとに同期パルスを生成して同
期信号ＣＫとして出力する。また、データ部に含まれて
いるデータを、データ信号Ｓｏとして、前記同期パルス
ＣＫに同期させて、同期信号ＣＫと並列に出力する。な
お、データ信号Ｓｏは、例えば８ビットのパラレル信号
である。また、データ・同期信号出力回路３は、区切パ
タンを抽出できなかったときに、既定の区切パタンの周
期に合せて保護同期パルスを生成する機能を有してい
る。
【００１４】制御回路４は、同期信号ＣＫでタイミング
をとってデータ信号Ｓｏを読み込み、そのデータ信号Ｓ
ｏを解析して、前記データ・同期信号出力回路３が区切
部の抽出に成功したか失敗したかをモニタしている。例
えばデータのＩＤが“ＤＢ０”から欠落なく出現すれば
成功と判定し（重複してもよい）、欠落があれば失敗と
判定する。そして、初期状態および成功と判定している
間は、前記セレクタ１でシリアル信号ＳINを選択するよ
うに切換指令ＳＣをセレクタ１へ送出する。一方、失敗
したと判定したなら、欠落したデータのＩＤに対応する
データブロックから以後をメモリ２から読み出すよう
に、読出指令ＡＤをメモリ２に送出する。また、前記セ
レクタ１で読出シリアル信号ＳＤを選択するように切換
指令ＳＣをセレクタ１へ送出する。メモリ２からの読出
し及びセレクタ１の切換えのタイミングは、同期信号Ｃ
Ｋの同期パルスの周期から次の同期パルス（又は保護同
期パルス）の出現時刻を予測し、その出現時刻に読出シ
リアル信号ＳＤを合せるようにする。
をとってデータ信号Ｓｏを読み込み、そのデータ信号Ｓ
ｏを解析して、前記データ・同期信号出力回路３が区切
部の抽出に成功したか失敗したかをモニタしている。例
えばデータのＩＤが“ＤＢ０”から欠落なく出現すれば
成功と判定し（重複してもよい）、欠落があれば失敗と
判定する。そして、初期状態および成功と判定している
間は、前記セレクタ１でシリアル信号ＳINを選択するよ
うに切換指令ＳＣをセレクタ１へ送出する。一方、失敗
したと判定したなら、欠落したデータのＩＤに対応する
データブロックから以後をメモリ２から読み出すよう
に、読出指令ＡＤをメモリ２に送出する。また、前記セ
レクタ１で読出シリアル信号ＳＤを選択するように切換
指令ＳＣをセレクタ１へ送出する。メモリ２からの読出
し及びセレクタ１の切換えのタイミングは、同期信号Ｃ
Ｋの同期パルスの周期から次の同期パルス（又は保護同
期パルス）の出現時刻を予測し、その出現時刻に読出シ
リアル信号ＳＤを合せるようにする。
【００１５】次に、図３を参照して、上記データ同期出
力装置１０１の動作を具体的に説明する。まず、初期状
態では、セレクタ１がシリアル信号ＳINを選択するの
で、シリアル信号ＳINがそのままセレクタ１からの出力
信号Ｓｓとなる。データ・同期信号出力回路３は、セレ
クタ１からの出力信号Ｓｓの先頭の区切パタンＣ０を抽
出しようとするが、ノイズなどの影響で区切パタンＣ０
が変化していたため、その抽出に失敗する。このため、
先頭の同期パルスＫ０を欠落すると共に、先頭のデータ
Ｄ０も欠落させてしまう。
力装置１０１の動作を具体的に説明する。まず、初期状
態では、セレクタ１がシリアル信号ＳINを選択するの
で、シリアル信号ＳINがそのままセレクタ１からの出力
信号Ｓｓとなる。データ・同期信号出力回路３は、セレ
クタ１からの出力信号Ｓｓの先頭の区切パタンＣ０を抽
出しようとするが、ノイズなどの影響で区切パタンＣ０
が変化していたため、その抽出に失敗する。このため、
先頭の同期パルスＫ０を欠落すると共に、先頭のデータ
Ｄ０も欠落させてしまう。
【００１６】次に、データ・同期信号出力回路３は、セ
レクタ１からの出力信号Ｓｓの区切パタンＣ１の抽出に
成功し、区切パタンＣ１の開始時刻から所定時間Δｔだ
け遅れて同期パルスＫ１を生成し、同期信号ＣＫとして
出力する。また、区切パタンＣ１に対応するデータ部Ｄ
１から作成したデータＰ１を、同期パルスＫ１に同期さ
せて、データ信号Ｓｏとして出力する。制御回路４は、
同期パルスＫ１に同期したデータＰ１を取り込み、デー
タＰ１のＩＤを調べる。すると、ＩＤは“ＤＢ１”であ
る。しかし、このＩＤが正しいか誤りか判らないため、
この時点では、まだメモリ２からの読出しやセレクタ１
の切換えはしない。
レクタ１からの出力信号Ｓｓの区切パタンＣ１の抽出に
成功し、区切パタンＣ１の開始時刻から所定時間Δｔだ
け遅れて同期パルスＫ１を生成し、同期信号ＣＫとして
出力する。また、区切パタンＣ１に対応するデータ部Ｄ
１から作成したデータＰ１を、同期パルスＫ１に同期さ
せて、データ信号Ｓｏとして出力する。制御回路４は、
同期パルスＫ１に同期したデータＰ１を取り込み、デー
タＰ１のＩＤを調べる。すると、ＩＤは“ＤＢ１”であ
る。しかし、このＩＤが正しいか誤りか判らないため、
この時点では、まだメモリ２からの読出しやセレクタ１
の切換えはしない。
【００１７】次に、データ・同期信号出力回路３は、セ
レクタ１からの出力信号Ｓｓの区切パタンＣ２の抽出に
成功し、区切パタンＣ２の開始時刻から所定時間Δｔだ
け遅れて同期パルスＫ２を生成し、同期信号ＣＫとして
出力する。また、区切パタンＣ２に対応するデータ部Ｄ
２から抽出したデータＰ２を、同期パルスＫ２に同期さ
せて、データ信号Ｓｏとして出力する。制御回路４は、
同期パルスＫ２に同期したデータＰ２を取り込み、デー
タＰ２のＩＤを調べる。すると、ＩＤは“ＤＢ２”であ
るから、先のデータブロックＤＢ１の次のデータブロッ
クＤＢ２である。ここで、先のデータブロックＤＢ１お
よび次のデータブロックＤＢ２が正しいことが判る。従
って、ＩＤが“ＤＢ０”のデータブロックＤＢ０の区切
パタンＣ０の抽出に失敗したことも判る。そこで、既定
の周期τから次の同期パルスの出現時刻ｔｐを予測す
る。そして、その出現時刻ｔｐから所定時間Δｔだけ前
の時刻（ｔｐ−Δｔ）に、メモリ２からの読出しとセレ
クタ１の切換えを行う。メモリ２から読み出すデータブ
ロックは、区切パタンの抽出に失敗したデータブロック
ＤＢ０からである。欠落したデータブロックＤＢ０の記
憶位置は、抽出に成功したデータブロックＤＢ１の区切
パタンの記憶位置が判るから、それよりも１データブロ
ック分だけ前の位置を逆算することにより判る。
レクタ１からの出力信号Ｓｓの区切パタンＣ２の抽出に
成功し、区切パタンＣ２の開始時刻から所定時間Δｔだ
け遅れて同期パルスＫ２を生成し、同期信号ＣＫとして
出力する。また、区切パタンＣ２に対応するデータ部Ｄ
２から抽出したデータＰ２を、同期パルスＫ２に同期さ
せて、データ信号Ｓｏとして出力する。制御回路４は、
同期パルスＫ２に同期したデータＰ２を取り込み、デー
タＰ２のＩＤを調べる。すると、ＩＤは“ＤＢ２”であ
るから、先のデータブロックＤＢ１の次のデータブロッ
クＤＢ２である。ここで、先のデータブロックＤＢ１お
よび次のデータブロックＤＢ２が正しいことが判る。従
って、ＩＤが“ＤＢ０”のデータブロックＤＢ０の区切
パタンＣ０の抽出に失敗したことも判る。そこで、既定
の周期τから次の同期パルスの出現時刻ｔｐを予測す
る。そして、その出現時刻ｔｐから所定時間Δｔだけ前
の時刻（ｔｐ−Δｔ）に、メモリ２からの読出しとセレ
クタ１の切換えを行う。メモリ２から読み出すデータブ
ロックは、区切パタンの抽出に失敗したデータブロック
ＤＢ０からである。欠落したデータブロックＤＢ０の記
憶位置は、抽出に成功したデータブロックＤＢ１の区切
パタンの記憶位置が判るから、それよりも１データブロ
ック分だけ前の位置を逆算することにより判る。
【００１８】メモリ２は、シリアル信号ＳINを記憶して
いるが、読出指令ＡＤが与えられたため、データブロッ
クＤＢ０から始る読出シリアル信号ＳＤを出力する。従
って、メモリ２は、実質的には、シリアル信号ＳINを遅
延させて出力する遅延回路として働くことになる。切換
指令ＳＣにより、セレクタ１が読出シリアル信号ＳＤを
選択するので、読出シリアル信号ＳＤがセレクタ１から
の出力信号Ｓｓとなる。データ・同期信号出力回路３
は、セレクタ１からの出力信号Ｓｓの区切パタンＣ０の
抽出にやはり失敗するため、同期パルスＫ２より時間τ
だけ後の時刻に保護同期パルスＨ０を生成し、同期信号
ＣＫとして出力する。また、先のデータブロックＤＢ２
の区切パタンＣ２の終了時刻から時間τだけ後に入力さ
れたセレクタ１からの出力信号Ｓｓからデータ部Ｄ０を
抽出し、そのデータ部Ｄ０から作成したデータＰ０を、
保護同期パルスＨ０に同期させて、データ信号Ｓｏとし
て出力する。
いるが、読出指令ＡＤが与えられたため、データブロッ
クＤＢ０から始る読出シリアル信号ＳＤを出力する。従
って、メモリ２は、実質的には、シリアル信号ＳINを遅
延させて出力する遅延回路として働くことになる。切換
指令ＳＣにより、セレクタ１が読出シリアル信号ＳＤを
選択するので、読出シリアル信号ＳＤがセレクタ１から
の出力信号Ｓｓとなる。データ・同期信号出力回路３
は、セレクタ１からの出力信号Ｓｓの区切パタンＣ０の
抽出にやはり失敗するため、同期パルスＫ２より時間τ
だけ後の時刻に保護同期パルスＨ０を生成し、同期信号
ＣＫとして出力する。また、先のデータブロックＤＢ２
の区切パタンＣ２の終了時刻から時間τだけ後に入力さ
れたセレクタ１からの出力信号Ｓｓからデータ部Ｄ０を
抽出し、そのデータ部Ｄ０から作成したデータＰ０を、
保護同期パルスＨ０に同期させて、データ信号Ｓｏとし
て出力する。
【００１９】以後は、データセグメントＳＧａの終わり
まで、データ・同期信号出力回路３は、遅延シリアル信
号ＳINから区切パタンとデータ部の抽出を行い、区切パ
タンごとに同期パルスを生成して同期信号ＣＫとして出
力する。また、データ部に含まれているデータを、デー
タ信号Ｓｏとして、前記同期パルスＣＫに同期させて、
同期信号ＣＫと並列に出力する。
まで、データ・同期信号出力回路３は、遅延シリアル信
号ＳINから区切パタンとデータ部の抽出を行い、区切パ
タンごとに同期パルスを生成して同期信号ＣＫとして出
力する。また、データ部に含まれているデータを、デー
タ信号Ｓｏとして、前記同期パルスＣＫに同期させて、
同期信号ＣＫと並列に出力する。
【００２０】なお、データ信号Ｓｏにおいて、データＰ
１，Ｐ２は重複しているが、データＰ１，Ｐ２のＩＤに
よりエラーを回避できるので支障はない。
１，Ｐ２は重複しているが、データＰ１，Ｐ２のＩＤに
よりエラーを回避できるので支障はない。
【００２１】制御回路４は、データ信号Ｓｏ中のデータ
のＩＤからデータセグメントＳＧａの終わりを知ると、
既定の周期τから次に出力されるであろう保護同期パル
スＨｑの出現時刻ｔｑを予測する。そして、その出現時
刻ｔｑから所定時間Δｔだけ前の時刻（ｔｑ−Δｔ）
に、メモリ２からの読出しを停止するとともに、セレク
タ１の切換えを行う。これで初期状態に戻る。なお、デ
ータセグメントＳＧａからデータセグメントＳＧｂまで
の間、保護同期パルスを継続的に出力していてもよい。
のＩＤからデータセグメントＳＧａの終わりを知ると、
既定の周期τから次に出力されるであろう保護同期パル
スＨｑの出現時刻ｔｑを予測する。そして、その出現時
刻ｔｑから所定時間Δｔだけ前の時刻（ｔｑ−Δｔ）
に、メモリ２からの読出しを停止するとともに、セレク
タ１の切換えを行う。これで初期状態に戻る。なお、デ
ータセグメントＳＧａからデータセグメントＳＧｂまで
の間、保護同期パルスを継続的に出力していてもよい。
【００２２】次のデータセグメントＳＧｂでも、上記と
同じ動作が行われる。ただし、図３では、データセグメ
ントＳＧｂの先頭データブロックの区切パタンＣn+1 の
抽出に成功している。
同じ動作が行われる。ただし、図３では、データセグメ
ントＳＧｂの先頭データブロックの区切パタンＣn+1 の
抽出に成功している。
【００２３】以上のデータ同期出力装置１０１によれ
ば、メモリ２の容量が１データセグメント分あれば、デ
ータセグメントの末尾の２データブロックからさえ区切
パタンとデータ部を抽出できれば、そのデータセグメン
トの全てのデータを同期信号と並列に欠落なく出力でき
る。従って、先頭から数個のデータブロックの区切パタ
ンの抽出に失敗しても、先頭の同期パルスが欠落するこ
と及びそれに対応する先頭のデータが消失してしまうこ
とを確実に防止できる。
ば、メモリ２の容量が１データセグメント分あれば、デ
ータセグメントの末尾の２データブロックからさえ区切
パタンとデータ部を抽出できれば、そのデータセグメン
トの全てのデータを同期信号と並列に欠落なく出力でき
る。従って、先頭から数個のデータブロックの区切パタ
ンの抽出に失敗しても、先頭の同期パルスが欠落するこ
と及びそれに対応する先頭のデータが消失してしまうこ
とを確実に防止できる。
【００２４】−第２実施例− 図４は、本発明の第２実施例によるデータ同期出力装置
２０１のブロック図である。このデータ同期出力装置２
０１は、第１実施例によるデータ同期出力装置１０１と
ほぼ同じ構成であるが、メモリ２とセレクタ１の間に区
切パタン付加回路２６を介設すると共に，第１実施例に
おける制御回路４に代えて制御回路２４を用いる点が第
１実施例と異なっている。
２０１のブロック図である。このデータ同期出力装置２
０１は、第１実施例によるデータ同期出力装置１０１と
ほぼ同じ構成であるが、メモリ２とセレクタ１の間に区
切パタン付加回路２６を介設すると共に，第１実施例に
おける制御回路４に代えて制御回路２４を用いる点が第
１実施例と異なっている。
【００２５】セレクタ１は、シリアル信号ＳINを選択す
るか又は区切パタン付加回路２６が出力する区切パタン
付加シリアル信号Ｓｋを選択して、いずれか一方を出力
する。メモリ２およびデータ・同期信号出力回路３は、
第１実施例におけるものと同じである。
るか又は区切パタン付加回路２６が出力する区切パタン
付加シリアル信号Ｓｋを選択して、いずれか一方を出力
する。メモリ２およびデータ・同期信号出力回路３は、
第１実施例におけるものと同じである。
【００２６】制御回路２４は、同期信号ＣＫでタイミン
グをとってデータ信号Ｓｏを読み込み、そのデータ信号
Ｓｏを解析して、前記データ・同期信号出力回路３が区
切パタンの抽出に成功したか失敗したかをモニタしてい
る。そして、初期状態および成功と判定している間は、
前記セレクタ１でシリアル信号ＳINを選択するように切
換指令ＳＣをセレクタ１へ送出する。一方、失敗したと
判定したなら、区切パタンの抽出に失敗したデータブロ
ックから以後をメモリ２から読み出すように、読出指令
ＡＤをメモリ２へ送出する。また、前記セレクタ１で区
切パタン付加シリアル信号Ｓｋを選択するように切換指
令ＳＣをセレクタ１へ送出する。メモリ２からの読出し
及びセレクタ１の切換えのタイミングは、失敗したと判
定した直後でよく、第１実施例のように次の同期パルス
の予測出現時刻に合せるために待つ必要はない。さら
に、制御回路２４は、区切パタンの抽出に失敗したと判
定したデータブロックに対応する区切パタンを付加する
ように区切パタン付加指令ＦＣを、区切パタン付加回路
２６へ送出する。
グをとってデータ信号Ｓｏを読み込み、そのデータ信号
Ｓｏを解析して、前記データ・同期信号出力回路３が区
切パタンの抽出に成功したか失敗したかをモニタしてい
る。そして、初期状態および成功と判定している間は、
前記セレクタ１でシリアル信号ＳINを選択するように切
換指令ＳＣをセレクタ１へ送出する。一方、失敗したと
判定したなら、区切パタンの抽出に失敗したデータブロ
ックから以後をメモリ２から読み出すように、読出指令
ＡＤをメモリ２へ送出する。また、前記セレクタ１で区
切パタン付加シリアル信号Ｓｋを選択するように切換指
令ＳＣをセレクタ１へ送出する。メモリ２からの読出し
及びセレクタ１の切換えのタイミングは、失敗したと判
定した直後でよく、第１実施例のように次の同期パルス
の予測出現時刻に合せるために待つ必要はない。さら
に、制御回路２４は、区切パタンの抽出に失敗したと判
定したデータブロックに対応する区切パタンを付加する
ように区切パタン付加指令ＦＣを、区切パタン付加回路
２６へ送出する。
【００２７】区切パタン付加回路２６は、入力された読
出シリアル信号ＳＤの先頭の区切パタン部分を除去して
代りに前記区切パタン付加指令ＦＣで指令された位置に
区切パタンを付加した区切パタン付加シリアル信号Ｓｋ
を生成し、出力する。
出シリアル信号ＳＤの先頭の区切パタン部分を除去して
代りに前記区切パタン付加指令ＦＣで指令された位置に
区切パタンを付加した区切パタン付加シリアル信号Ｓｋ
を生成し、出力する。
【００２８】データ・同期信号出力回路３は、区切パタ
ン付加シリアル信号Ｓｋの先頭の区切パタンおよびデー
タ部を確実に抽出できるので、先頭の同期パルスが欠落
すること及びそれに対応する先頭のデータが消失してし
まうことを確実に防止できるようになる。
ン付加シリアル信号Ｓｋの先頭の区切パタンおよびデー
タ部を確実に抽出できるので、先頭の同期パルスが欠落
すること及びそれに対応する先頭のデータが消失してし
まうことを確実に防止できるようになる。
【００２９】以上の第４実施例によれば、区切パタンを
付加し、データ・同期信号出力回路３で確実に区切パタ
ンを抽出できるようにするため、第１実施例のように次
の同期パルスの予測出現時刻にタイミングを合せて読出
指令ＡＤや切換指令ＳＣを送出する必要がなくなる効果
が追加される。
付加し、データ・同期信号出力回路３で確実に区切パタ
ンを抽出できるようにするため、第１実施例のように次
の同期パルスの予測出現時刻にタイミングを合せて読出
指令ＡＤや切換指令ＳＣを送出する必要がなくなる効果
が追加される。
【００３０】−第３実施例− 図５は、本発明の第３実施例によるデータ同期出力装置
３０１のブロック図である。このデータ同期出力装置３
０１は、第２実施例によるデータ同期出力装置２０１と
ほぼ同じ構成であるが、第２実施例の区切パタン付加回
路２６に代えて区切パタン・ＩＤ付加回路３６を用いる
と共に，第２実施例における制御回路２４に代えて制御
回路３４を用いる点が第２実施例と異なっている。
３０１のブロック図である。このデータ同期出力装置３
０１は、第２実施例によるデータ同期出力装置２０１と
ほぼ同じ構成であるが、第２実施例の区切パタン付加回
路２６に代えて区切パタン・ＩＤ付加回路３６を用いる
と共に，第２実施例における制御回路２４に代えて制御
回路３４を用いる点が第２実施例と異なっている。
【００３１】セレクタ１，メモリ２，データ・同期信号
出力回路３は、第２実施例におけるものと同じである。
出力回路３は、第２実施例におけるものと同じである。
【００３２】制御回路３４は、同期信号ＣＫでタイミン
グをとってデータ信号Ｓｏを読み込み、そのデータ信号
Ｓｏを解析して、前記データ・同期信号出力回路３が区
切パタンの抽出に成功したか失敗したかをモニタしてい
る。そして、初期状態および成功と判定している間は、
前記セレクタ１でシリアル信号ＳINを選択するように切
換指令ＳＣをセレクタ１へ送出する。一方、失敗したと
判定したなら、区切パタンの抽出に失敗したデータブロ
ックから以後をメモリ２から読み出すように、読出指令
ＡＤをメモリ２へ送出する。また、前記セレクタ１で区
切パタン・ＩＤ付加シリアル信号Ｓkiを選択するように
切換指令ＳＣをセレクタ１へ送出する。メモリ２からの
読出し及びセレクタ１の切換えのタイミングは、失敗し
たと判定した直後でよく、第１実施例のように次の同期
パルスの予測出現時刻に合せるために待つ必要はない。
さらに、制御回路３４は、区切パタンの抽出に失敗した
と判定したデータブロックに対応する区切パタンおよび
ＩＤを付加するように区切パタン・ＩＤ付加指令Ｆci
を、区切パタン・ＩＤ付加回路３６へ送出する。
グをとってデータ信号Ｓｏを読み込み、そのデータ信号
Ｓｏを解析して、前記データ・同期信号出力回路３が区
切パタンの抽出に成功したか失敗したかをモニタしてい
る。そして、初期状態および成功と判定している間は、
前記セレクタ１でシリアル信号ＳINを選択するように切
換指令ＳＣをセレクタ１へ送出する。一方、失敗したと
判定したなら、区切パタンの抽出に失敗したデータブロ
ックから以後をメモリ２から読み出すように、読出指令
ＡＤをメモリ２へ送出する。また、前記セレクタ１で区
切パタン・ＩＤ付加シリアル信号Ｓkiを選択するように
切換指令ＳＣをセレクタ１へ送出する。メモリ２からの
読出し及びセレクタ１の切換えのタイミングは、失敗し
たと判定した直後でよく、第１実施例のように次の同期
パルスの予測出現時刻に合せるために待つ必要はない。
さらに、制御回路３４は、区切パタンの抽出に失敗した
と判定したデータブロックに対応する区切パタンおよび
ＩＤを付加するように区切パタン・ＩＤ付加指令Ｆci
を、区切パタン・ＩＤ付加回路３６へ送出する。
【００３３】区切パタン．ＩＤ付加回路３６は、入力さ
れた読出シリアル信号ＳＤの先頭の区切パタン部分およ
びＩＤ部分を除去して代りに前記区切パタン・ＩＤ付加
指令Ｆciで指令された区切パタンおよびＩＤを付加した
区切パタン・ＩＤ付加シリアル信号Ｓkiを生成し、出力
する。
れた読出シリアル信号ＳＤの先頭の区切パタン部分およ
びＩＤ部分を除去して代りに前記区切パタン・ＩＤ付加
指令Ｆciで指令された区切パタンおよびＩＤを付加した
区切パタン・ＩＤ付加シリアル信号Ｓkiを生成し、出力
する。
【００３４】データ・同期信号出力回路３は、区切パタ
ン・ＩＤ付加シリアル信号Ｓkiの先頭の区切パタンおよ
びデータ部を確実に抽出できるので、先頭の同期パルス
が欠落すること及びそれに対応する先頭のデータが消失
してしまうことを確実に防止できるようになる。
ン・ＩＤ付加シリアル信号Ｓkiの先頭の区切パタンおよ
びデータ部を確実に抽出できるので、先頭の同期パルス
が欠落すること及びそれに対応する先頭のデータが消失
してしまうことを確実に防止できるようになる。
【００３５】以上の第３実施例によれば、ＩＤがノイズ
等でおかしくなった場合に、ＩＤを正しく回復できる効
果が追加される。
等でおかしくなった場合に、ＩＤを正しく回復できる効
果が追加される。
【００３６】−第４実施例− 図６は、本発明の第４実施例によるデータ同期出力装置
４０１のブロック図である。シリアル信号ＳINは、デー
タ・同期信号出力回路４３に入力される。データ・同期
信号出力回路４３は、シリアル信号ＳINから区切パタン
を抽出する。そして、区切パタンを抽出すると、区切パ
タンごとに同期パルスを生成して同期信号ＣＫとして出
力する。さらに、区切パタンから後のシリアル信号ＳIN
を８ビットづつ直列並列変換したパラレル信号Ｓｐを、
前記同期パルスＣＫに同期させて、同期信号ＣＫと並列
に、セレクタ４１，メモリ４２，制御回路４４へ出力す
る。また、データ・同期信号出力回路４３は、既抽出の
区切パタンが少なくとも１つあり、且つ、区切パタンを
抽出できなかったときは、既定の区切パタンの周期に合
せて保護同期パルスを生成する機能を有している。さら
に、データ・同期信号出力回路４３は、電源投入から所
定時間経過しても区切パタンを抽出できない場合は、自
動的に周期τで保護同期パルスを発生し、その保護同期
パルスに位相を合せてシリアル信号ＳIN（または見かけ
上のシリアル信号ＳIN）を８ビットづつ直列並列変換し
たパラレル信号Ｓｐを、セレクタ４１，メモリ４２，制
御回路４４へ出力する。
４０１のブロック図である。シリアル信号ＳINは、デー
タ・同期信号出力回路４３に入力される。データ・同期
信号出力回路４３は、シリアル信号ＳINから区切パタン
を抽出する。そして、区切パタンを抽出すると、区切パ
タンごとに同期パルスを生成して同期信号ＣＫとして出
力する。さらに、区切パタンから後のシリアル信号ＳIN
を８ビットづつ直列並列変換したパラレル信号Ｓｐを、
前記同期パルスＣＫに同期させて、同期信号ＣＫと並列
に、セレクタ４１，メモリ４２，制御回路４４へ出力す
る。また、データ・同期信号出力回路４３は、既抽出の
区切パタンが少なくとも１つあり、且つ、区切パタンを
抽出できなかったときは、既定の区切パタンの周期に合
せて保護同期パルスを生成する機能を有している。さら
に、データ・同期信号出力回路４３は、電源投入から所
定時間経過しても区切パタンを抽出できない場合は、自
動的に周期τで保護同期パルスを発生し、その保護同期
パルスに位相を合せてシリアル信号ＳIN（または見かけ
上のシリアル信号ＳIN）を８ビットづつ直列並列変換し
たパラレル信号Ｓｐを、セレクタ４１，メモリ４２，制
御回路４４へ出力する。
【００３７】セレクタ４１は、パラレル信号Ｓｐを選択
するか又はバレルシフタ４５から出力された調整パラレ
ル信号ＳＢを選択して、いずれか一方を、データ信号Ｓ
ｏとして、同期信号ＣＫと並列に出力する。
するか又はバレルシフタ４５から出力された調整パラレ
ル信号ＳＢを選択して、いずれか一方を、データ信号Ｓ
ｏとして、同期信号ＣＫと並列に出力する。
【００３８】メモリ４２は、記憶容量分だけの最新のパ
ラレル信号Ｓｐを記憶する。記憶容量は、最大で１デー
タセグメント分，最小で３データブロック分を記憶でき
るだけの容量が必要である。そして、メモリ４２は、制
御回路４４からの読出指令ＡＤにより指令された部分か
ら後のパラレル信号Ｓｐを読出パラレル信号ＳＤとして
バレルシフタ４５へ出力する。
ラレル信号Ｓｐを記憶する。記憶容量は、最大で１デー
タセグメント分，最小で３データブロック分を記憶でき
るだけの容量が必要である。そして、メモリ４２は、制
御回路４４からの読出指令ＡＤにより指令された部分か
ら後のパラレル信号Ｓｐを読出パラレル信号ＳＤとして
バレルシフタ４５へ出力する。
【００３９】バレルシフタ４５は、読出パラレル信号Ｓ
Ｄの連続する２つの８ビットを、制御回路４４から指令
されたビット数だけ直列にビットシフトし、データ部を
正しく８ビットづつに並列化したものに調整する働きを
する。すなわち、先頭のデータセグメントの先頭のデー
タブロックの区切パタンがノイズ等により崩れている
と、パラレル信号Ｓｐは、データ部を正しく８ビットづ
つに並列化したものとならない。そこで、読出パラレル
信号ＳＤからの連続する２つの８ビットを直列にビット
シフトして８ビットの切れ目を変更し、データ部を正し
く８ビットづつに並列化して、調整パラレル信号ＳＢと
する。
Ｄの連続する２つの８ビットを、制御回路４４から指令
されたビット数だけ直列にビットシフトし、データ部を
正しく８ビットづつに並列化したものに調整する働きを
する。すなわち、先頭のデータセグメントの先頭のデー
タブロックの区切パタンがノイズ等により崩れている
と、パラレル信号Ｓｐは、データ部を正しく８ビットづ
つに並列化したものとならない。そこで、読出パラレル
信号ＳＤからの連続する２つの８ビットを直列にビット
シフトして８ビットの切れ目を変更し、データ部を正し
く８ビットづつに並列化して、調整パラレル信号ＳＢと
する。
【００４０】制御回路４４は、同期信号ＣＫでタイミン
グをとってパラレル信号Ｓｐを読み込み、そのパラレル
信号Ｓｐを解析して、前記データ・同期信号出力回路４
３が区切パタンの抽出に成功したか失敗したかをモニタ
している。例えばデータのＩＤが“ＤＢ０”から欠落な
く出現すれば成功と判定し（重複してもよい）、欠落が
あれば失敗と判定する。そして、初期状態および成功と
判定している間は、前記セレクタ４１でパラレル信号Ｓ
ｐを選択するように切換指令ＳＣをセレクタ４１へ送出
する。一方、失敗したと判定したなら、欠落したデータ
のＩＤに対応するデータブロックから以後をメモリ４２
から読み出すように、読出指令ＡＤをメモリ４２に送出
する。また、前記セレクタ４１で調整パラレル信号ＳＢ
を選択するように切換指令ＳＣをセレクタ４１へ送出す
る。メモリ４２からの読出し及びセレクタ４１の切換え
のタイミングは、同期信号ＣＫの同期パルスの周期から
次の同期パルス（又は保護同期パルス）の出現時刻を予
測し、その出現時刻に調整パラレル信号ＳＢがデータ信
号Ｓｏとして出力されるように合せる。メモリ４２から
読み出すデータブロックの記憶位置およびバレルシフタ
４５でビットシフトするべきビット数は、抽出に成功し
たデータブロックの区切パタンの記憶位置から逆算する
ことにより判る。
グをとってパラレル信号Ｓｐを読み込み、そのパラレル
信号Ｓｐを解析して、前記データ・同期信号出力回路４
３が区切パタンの抽出に成功したか失敗したかをモニタ
している。例えばデータのＩＤが“ＤＢ０”から欠落な
く出現すれば成功と判定し（重複してもよい）、欠落が
あれば失敗と判定する。そして、初期状態および成功と
判定している間は、前記セレクタ４１でパラレル信号Ｓ
ｐを選択するように切換指令ＳＣをセレクタ４１へ送出
する。一方、失敗したと判定したなら、欠落したデータ
のＩＤに対応するデータブロックから以後をメモリ４２
から読み出すように、読出指令ＡＤをメモリ４２に送出
する。また、前記セレクタ４１で調整パラレル信号ＳＢ
を選択するように切換指令ＳＣをセレクタ４１へ送出す
る。メモリ４２からの読出し及びセレクタ４１の切換え
のタイミングは、同期信号ＣＫの同期パルスの周期から
次の同期パルス（又は保護同期パルス）の出現時刻を予
測し、その出現時刻に調整パラレル信号ＳＢがデータ信
号Ｓｏとして出力されるように合せる。メモリ４２から
読み出すデータブロックの記憶位置およびバレルシフタ
４５でビットシフトするべきビット数は、抽出に成功し
たデータブロックの区切パタンの記憶位置から逆算する
ことにより判る。
【００４１】制御回路４４は、１つのデータセグメント
についてのデータ信号Ｓｏの出力が終わると、セレクタ
４１を切り換えて初期状態に戻す。
についてのデータ信号Ｓｏの出力が終わると、セレクタ
４１を切り換えて初期状態に戻す。
【００４２】以上のデータ同期出力装置４０１によれ
ば、メモリ４２の容量が１データセグメント分あれば、
データセグメントの末尾の２データブロックからさえ区
切パタンとデータ部を抽出できれば、そのデータセグメ
ントの全てのデータを同期信号と並列に欠落なく出力で
きる。従って、先頭から数個のデータブロックの区切パ
タンの抽出に失敗しても、先頭の同期パルスが欠落する
こと及びそれに対応する先頭のデータが消失してしまう
ことを確実に防止できる。
ば、メモリ４２の容量が１データセグメント分あれば、
データセグメントの末尾の２データブロックからさえ区
切パタンとデータ部を抽出できれば、そのデータセグメ
ントの全てのデータを同期信号と並列に欠落なく出力で
きる。従って、先頭から数個のデータブロックの区切パ
タンの抽出に失敗しても、先頭の同期パルスが欠落する
こと及びそれに対応する先頭のデータが消失してしまう
ことを確実に防止できる。
【００４３】さらに、上記第４実施例によれば、メモリ
４２としてアクセスタイムの遅い安価なメモリを使用で
きる効果がある。これは、メモリ４２のデータ入出力形
式が８ビットパラレルなので、高ビットレートのシリア
ル信号ＳINに対しても、高速のアクセスを要しないため
である。
４２としてアクセスタイムの遅い安価なメモリを使用で
きる効果がある。これは、メモリ４２のデータ入出力形
式が８ビットパラレルなので、高ビットレートのシリア
ル信号ＳINに対しても、高速のアクセスを要しないため
である。
【００４４】−第５実施例− 図７は、本発明の第５実施例によるデータ同期出力装置
５０１のブロック図である。シリアル信号ＳINは、セレ
クタ５１に入力される。セレクタ５１は、シリアル信号
ＳINを選択するか又は並列直列変換回路５７から出力さ
れる読出シリアル信号Ｓｒを選択して、いずれか一方を
出力する。
５０１のブロック図である。シリアル信号ＳINは、セレ
クタ５１に入力される。セレクタ５１は、シリアル信号
ＳINを選択するか又は並列直列変換回路５７から出力さ
れる読出シリアル信号Ｓｒを選択して、いずれか一方を
出力する。
【００４５】データ・同期信号出力回路５３は、シリア
ル信号ＳINから区切パタンを抽出する。そして、区切パ
タンを抽出すると、区切パタンごとに同期パルスを生成
して同期信号ＣＫとして出力する。さらに、区切パタン
から後のシリアル信号ＳINを８ビットづつ直列並列変換
し、データ信号Ｓｏとして、メモリ５２および制御回路
５４へ出力する。また、データ・同期信号出力回路５３
は、既抽出の区切パタンが少なくとも１つあり、且つ、
区切パタンを抽出できなかったときは、既定の区切パタ
ンの周期に合せて保護同期パルスを生成する機能を有し
ている。さらに、データ・同期信号出力回路５３は、電
源投入から所定時間経過しても区切パタンを抽出できな
い場合は、自動的に周期τで保護同期パルスを発生し、
その保護同期パルスに位相を合せてシリアル信号ＳIN
（または見かけ上のシリアル信号ＳIN）を８ビットづつ
直列並列変換し、データ信号Ｓｏとして、メモリ５２お
よび制御回路５４へ出力する。
ル信号ＳINから区切パタンを抽出する。そして、区切パ
タンを抽出すると、区切パタンごとに同期パルスを生成
して同期信号ＣＫとして出力する。さらに、区切パタン
から後のシリアル信号ＳINを８ビットづつ直列並列変換
し、データ信号Ｓｏとして、メモリ５２および制御回路
５４へ出力する。また、データ・同期信号出力回路５３
は、既抽出の区切パタンが少なくとも１つあり、且つ、
区切パタンを抽出できなかったときは、既定の区切パタ
ンの周期に合せて保護同期パルスを生成する機能を有し
ている。さらに、データ・同期信号出力回路５３は、電
源投入から所定時間経過しても区切パタンを抽出できな
い場合は、自動的に周期τで保護同期パルスを発生し、
その保護同期パルスに位相を合せてシリアル信号ＳIN
（または見かけ上のシリアル信号ＳIN）を８ビットづつ
直列並列変換し、データ信号Ｓｏとして、メモリ５２お
よび制御回路５４へ出力する。
【００４６】メモリ５２は、記憶容量分だけの最新のデ
ータ信号Ｓｏを記憶する。記憶容量は、１データセグメ
ント分が必要である。また、メモリ５２は、制御回路５
４からの読出指令ＡＤにより指令された部分から後のデ
ータ信号Ｓｏを読出データ信号ＳＤとして並列直列変換
回路５７へ出力する。
ータ信号Ｓｏを記憶する。記憶容量は、１データセグメ
ント分が必要である。また、メモリ５２は、制御回路５
４からの読出指令ＡＤにより指令された部分から後のデ
ータ信号Ｓｏを読出データ信号ＳＤとして並列直列変換
回路５７へ出力する。
【００４７】並列直列変換回路５７は、８ビットの読出
データ信号ＳＤを１ビットの読出シリアル信号Ｓｒに変
換する。
データ信号ＳＤを１ビットの読出シリアル信号Ｓｒに変
換する。
【００４８】制御回路５４は、同期信号ＣＫでタイミン
グをとってデータ信号Ｓｏを読み込み、そのデータ信号
Ｓｏを解析して、前記データ・同期信号出力回路３が区
切パタンの抽出に成功したか失敗したかをモニタしてい
る。例えばデータのＩＤが“ＤＢ０”から欠落なく出現
すれば成功と判定し（重複してもよい）、欠落があれば
失敗と判定する。そして、初期状態から１つのデータセ
グメントの末尾のデータブロックのデータが出力される
までは、前記セレクタ５１でシリアル信号ＳINを選択す
るように切換指令ＳＣをセレクタ５１へ送出する。そし
て、失敗したと判定したなら、１つのデータセグメント
の末尾のデータブロックのデータが出力された後、欠落
したデータのＩＤに対応するデータブロックから以後を
メモリ５２から読み出すように、読出指令ＡＤをメモリ
５２に送出する。また、前記セレクタ５１で読出シリア
ル信号Ｓｒを選択するように切換指令ＳＣをセレクタ５
１へ送出する。メモリ５２からの読出し及びセレクタ５
１の切換えのタイミングは、同期信号ＣＫの同期パルス
の周期から次の同期パルス（又は保護同期パルス）の出
現時刻を予測し、その出現時刻に読出シリアル信号Ｓｒ
を合せるようにする。メモリ５２から読み出すデータブ
ロックの記憶位置は、抽出に成功したデータブロックの
区切パタンの記憶位置から逆算することにより判る。
グをとってデータ信号Ｓｏを読み込み、そのデータ信号
Ｓｏを解析して、前記データ・同期信号出力回路３が区
切パタンの抽出に成功したか失敗したかをモニタしてい
る。例えばデータのＩＤが“ＤＢ０”から欠落なく出現
すれば成功と判定し（重複してもよい）、欠落があれば
失敗と判定する。そして、初期状態から１つのデータセ
グメントの末尾のデータブロックのデータが出力される
までは、前記セレクタ５１でシリアル信号ＳINを選択す
るように切換指令ＳＣをセレクタ５１へ送出する。そし
て、失敗したと判定したなら、１つのデータセグメント
の末尾のデータブロックのデータが出力された後、欠落
したデータのＩＤに対応するデータブロックから以後を
メモリ５２から読み出すように、読出指令ＡＤをメモリ
５２に送出する。また、前記セレクタ５１で読出シリア
ル信号Ｓｒを選択するように切換指令ＳＣをセレクタ５
１へ送出する。メモリ５２からの読出し及びセレクタ５
１の切換えのタイミングは、同期信号ＣＫの同期パルス
の周期から次の同期パルス（又は保護同期パルス）の出
現時刻を予測し、その出現時刻に読出シリアル信号Ｓｒ
を合せるようにする。メモリ５２から読み出すデータブ
ロックの記憶位置は、抽出に成功したデータブロックの
区切パタンの記憶位置から逆算することにより判る。
【００４９】制御回路５４は、１つのデータセグメント
についてのデータ信号Ｓｏの出力が終わり、且つ、欠落
したデータブロックからのデータ信号Ｓｏの再出力が終
わると、セレクタ５１を切り換えて初期状態に戻す。
についてのデータ信号Ｓｏの出力が終わり、且つ、欠落
したデータブロックからのデータ信号Ｓｏの再出力が終
わると、セレクタ５１を切り換えて初期状態に戻す。
【００５０】以上のデータ同期出力装置５０１によれ
ば、データセグメントの末尾の２データブロックからさ
え区切パタンとデータ部を抽出できれば、そのデータセ
グメントの全てのデータを同期信号と並列に欠落なく出
力できる。従って、先頭から数個のデータブロックの区
切パタンの抽出に失敗しても、先頭の同期パルスが欠落
すること及びそれに対応する先頭のデータが消失してし
まうことを確実に防止できる。
ば、データセグメントの末尾の２データブロックからさ
え区切パタンとデータ部を抽出できれば、そのデータセ
グメントの全てのデータを同期信号と並列に欠落なく出
力できる。従って、先頭から数個のデータブロックの区
切パタンの抽出に失敗しても、先頭の同期パルスが欠落
すること及びそれに対応する先頭のデータが消失してし
まうことを確実に防止できる。
【００５１】さらに、上記第５実施例によれば、メモリ
５２としてアクセスタイムの遅い安価なメモリを使用で
きる効果がある。これは、メモリ５２のデータ入出力形
式が８ビットパラレルなので、高ビットレートのシリア
ル信号ＳINに対しても、高速のアクセスを要しないため
である。また、第４実施例に比較すると、バレルシフタ
４５を省略できる効果がある。
５２としてアクセスタイムの遅い安価なメモリを使用で
きる効果がある。これは、メモリ５２のデータ入出力形
式が８ビットパラレルなので、高ビットレートのシリア
ル信号ＳINに対しても、高速のアクセスを要しないため
である。また、第４実施例に比較すると、バレルシフタ
４５を省略できる効果がある。
【００５２】−他の実施例− 他の実施例としては、第１実施例のデータ同期出力装置
１０１において、第３実施例の区切パタン・ＩＤ付加回
路３６から区切パタン付加機能を除いたＩＤ付加回路を
備えたものが挙げられる。
１０１において、第３実施例の区切パタン・ＩＤ付加回
路３６から区切パタン付加機能を除いたＩＤ付加回路を
備えたものが挙げられる。
【００５３】また、他の実施例としては、第４実施例の
データ同期出力装置４０１や第５実施例のデータ同期出
力装置５０１において、区切パタン付加回路や区切パタ
ン・ＩＤ付加回路やＩＤ付加回路を備えたものが挙げら
れる。
データ同期出力装置４０１や第５実施例のデータ同期出
力装置５０１において、区切パタン付加回路や区切パタ
ン・ＩＤ付加回路やＩＤ付加回路を備えたものが挙げら
れる。
【００５４】
【発明の効果】本発明のデータ同期出力装置によれば、
先頭から数個のデータブロックの区切パタンの抽出に失
敗しても、先頭の同期パルスが欠落すること及びそれに
対応する先頭のデータが消失してしまうことを確実に防
止することが出来る。
先頭から数個のデータブロックの区切パタンの抽出に失
敗しても、先頭の同期パルスが欠落すること及びそれに
対応する先頭のデータが消失してしまうことを確実に防
止することが出来る。
【図面の簡単な説明】
【図１】本発明の第１実施例によるデータ同期出力装置
のブロック図である。
のブロック図である。
【図２】デジタル信号をヘリカルスキャン方式で記録し
た磁気テープの記録形式の説明図である。
た磁気テープの記録形式の説明図である。
【図３】図１のデータ同期出力装置の動作を説明するタ
イミングチャートである。
イミングチャートである。
【図４】本発明の第２実施例によるデータ同期出力装置
のブロック図である。
のブロック図である。
【図５】本発明の第３実施例によるデータ同期出力装置
のブロック図である。
のブロック図である。
【図６】本発明の第４実施例によるデータ同期出力装置
のブロック図である。
のブロック図である。
【図７】本発明の第５実施例によるデータ同期出力装置
のブロック図である。
のブロック図である。
【図８】従来技術を説明するためのタイミングチャート
である。
である。
１０１，２０１，３０１，４０１，５０１ データ同
期出力装置 １，４１，５１ セレクタ ２，４２，５２ メモリ ３，４３，５３ データ・
同期信号出力回路 ４，２４，３４，４４，５４ 制御回路 ２６ 区切パタ
ン付加回路 ３６ 区切パタ
ン・ＩＤ付加回路 ４５ バレルシ
フタ Ｃ０，Ｃ１，Ｃ２，… 区切パタ
ン Ｄ０，Ｄ１，Ｄ２，… データ部 ＳIN シリアル
信号 Ｓｏ データ信
号 ＣＫ 同期信号
期出力装置 １，４１，５１ セレクタ ２，４２，５２ メモリ ３，４３，５３ データ・
同期信号出力回路 ４，２４，３４，４４，５４ 制御回路 ２６ 区切パタ
ン付加回路 ３６ 区切パタ
ン・ＩＤ付加回路 ４５ バレルシ
フタ Ｃ０，Ｃ１，Ｃ２，… 区切パタ
ン Ｄ０，Ｄ１，Ｄ２，… データ部 ＳIN シリアル
信号 Ｓｏ データ信
号 ＣＫ 同期信号
Claims (11)
- 【請求項１】 複数個のデータ部を区切部で区切ったシ
リアル信号から区切部を抽出し，その区切部に対応させ
て同期信号を出力すると共に，その同期信号と並列に且
つ同期させてパラレル変換したデータをデータ信号とし
て出力するデータ同期出力装置であって、 シリアル信号またはデータ信号を記憶する記憶手段と、
区切部の抽出に成功したか失敗したかをモニタし，抽出
に失敗したことを検知すると，抽出に失敗した区切部を
含む前記シリアル信号またはデータ信号を前記記憶手段
から読み出し，先に抽出に失敗した区切部に対応するデ
ータをデータ信号化して同期信号と並列に出力させる制
御手段とを具備したことを特徴とするデータ同期出力装
置。 - 【請求項２】 複数個のデータ部を区切部で区切ったシ
リアル信号を記憶する記憶手段と、その記憶手段の出力
信号または前記シリアル信号の一方を選択して出力する
信号選択手段と、その信号選択手段の出力信号から区切
部を抽出しその区切部に対応させて同期信号を出力する
と共にその同期信号と並列に且つ同期させてパラレル変
換したデータを出力するデータ・同期信号出力手段と、
初期状態では前記信号選択手段で前記シリアル信号を選
択させ，且つ，前記データ信号をモニタして区切部の抽
出に成功したか失敗したかを監視し，抽出に失敗したこ
とを検知すると，抽出に失敗した区切部を含む前記シリ
アル信号を前記記憶手段から出力させると共に前記信号
選択手段で前記記憶手段の出力信号を選択させ，先に抽
出に失敗した区切部に対応するデータを同期信号と並列
に且つ同期させてパラレル変換して出力させる制御手段
とを具備したことを特徴とするデータ同期出力装置。 - 【請求項３】 複数個のデータ部を区切部で区切ったシ
リアル信号から区切部を抽出しその区切部に対応させて
同期信号を出力すると共にその同期信号と並列に且つ同
期させてシリアル信号をパラレル変換した内部データ信
号を出力するデータ・同期信号出力手段と、前記内部デ
ータ信号を記憶する記憶手段と、その記憶手段の出力信
号を調整してデータを揃えるデータ調整手段と、そのデ
ータ調整手段の出力信号または前記内部データ信号の一
方を選択してデータ信号として出力する信号選択手段
と、初期状態では前記信号選択手段で前記内部データ信
号を選択させ，且つ前記形式データ信号をモニタして区
切部の抽出に成功したか失敗したかを監視し，抽出に失
敗したことを検知すると，抽出に失敗した区切部に対応
する前記内部データ信号を前記記憶手段から出力させる
と共に前記データ調整手段でデータを揃えさせ且つ前記
信号選択手段で前記データ調整手段の出力信号を選択さ
せる制御手段とを具備したことを特徴とするデータ同期
出力装置。 - 【請求項４】 シリアルな入力信号から区切部を抽出し
その区切部に対応させて同期信号を出力すると共にその
同期信号と並列に且つ同期させてパラレル変換したデー
タを出力するデータ・同期信号出力手段と、そのデータ
・同期信号出力手段の出力するデータ信号を記憶する記
憶手段と、その記憶手段の出力信号を前記シリアルな入
力信号の形式に変換して出力する形式変換手段と、複数
個のデータ部を区切部で区切ったシリアル信号または前
記形式変換手段の出力信号の一方を選択して前記データ
・同期信号出力手段に入力する信号選択手段と、初期状
態では前記信号選択手段で前記シリアル信号を選択さ
せ，且つ，前記データ信号をモニタして区切部の抽出に
成功したか失敗したかを監視し，抽出に失敗したことを
検知すると，抽出に失敗した区切部に対応する前記デー
タ信号を前記記憶手段から出力させると共に前記信号選
択手段で前記形式変換手段の出力信号を選択させる制御
手段とを具備したことを特徴とするデータ同期出力装
置。 - 【請求項５】 請求項２から請求項４のいずれかに記載
のデータ同期出力装置において、記憶手段の出力信号に
適正な区切部を付加して信号選択手段に入力させる区切
部付加手段を、記憶手段と信号選択手段の間に設けたこ
とを特徴とするデータ同期出力装置。 - 【請求項６】 請求項２から請求項４のいずれかに記載
のデータ同期出力装置において、記憶手段の出力信号に
適正なデータ識別情報を付加して信号選択手段に入力さ
せるデータ識別情報付加手段を、記憶手段と信号選択手
段の間に設けたことを特徴とするデータ同期出力装置。 - 【請求項７】 請求項２から請求項４のいずれかに記載
のデータ同期出力装置において、記憶手段の出力信号に
適正な区切部およびデータ識別情報を付加して信号選択
手段に入力させる区切部・データ識別情報付加手段を、
記憶手段と信号選択手段の間に設けたことを特徴とする
データ同期出力装置。 - 【請求項８】 請求項１から請求項７のいずれかに記載
のデータ同期出力装置において、制御手段は、抽出に成
功した区切部に対応するデータ識別情報に基づいて、そ
れより前の区切部の抽出に成功したか失敗したかを判断
することを特徴とするデータ同期出力装置。 - 【請求項９】 請求項１から請求項８のいずれかに記載
のデータ同期出力装置において、制御手段は、抽出に成
功した区切部に対応するデータ識別情報に基づいて、抽
出に失敗した区切部に対応するデータが記憶されている
記憶装置内の位置を算出し、その位置から読み出すこと
を特徴とするデータ同期出力装置。 - 【請求項１０】 請求項１から請求項９のいずれかに記
載のデータ同期出力装置において、制御手段は、データ
信号が同期信号と同期するように、記憶装置からの読出
しのタイミングをとることを特徴とするデータ同期出力
装置。 - 【請求項１１】 請求項１から請求項１０のいずれかに
記載のデータ同期出力装置において、シリアル信号が、
デジタル信号をヘリカルスキャン方式で記録した磁気テ
ープから再生された再生信号であることを特徴とするデ
ータ同期出力装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4284190A JPH06132950A (ja) | 1992-10-22 | 1992-10-22 | データ同期出力装置 |
| US08/137,993 US5546243A (en) | 1992-10-22 | 1993-10-19 | Data and synchronization signal outputting apparatus for recovering missing data and synchronization signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4284190A JPH06132950A (ja) | 1992-10-22 | 1992-10-22 | データ同期出力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132950A true JPH06132950A (ja) | 1994-05-13 |
Family
ID=17675343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4284190A Pending JPH06132950A (ja) | 1992-10-22 | 1992-10-22 | データ同期出力装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5546243A (ja) |
| JP (1) | JPH06132950A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08212713A (ja) * | 1995-02-03 | 1996-08-20 | Sony Corp | データレコーダー |
| KR100208380B1 (ko) * | 1996-10-09 | 1999-07-15 | 윤종용 | 하드디스크드라이브에서 그레이코드 디코딩 보상회로 및 그 보상방법 |
| JP3835495B2 (ja) * | 1997-03-12 | 2006-10-18 | 富士通株式会社 | 磁気ディスク装置及び磁気ディスク媒体 |
| CA2363930C (en) * | 2000-11-29 | 2004-08-24 | Research In Motion Limited | System and method for synchronization signal detection and recovery from false triggers |
| KR100981503B1 (ko) * | 2004-02-13 | 2010-09-10 | 삼성전자주식회사 | 최대 오류 정정/오류 검출 능력을 가지는 저밀도 패리티검사 부호 부호화/복호화 장치 및 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4433348A (en) * | 1979-07-06 | 1984-02-21 | Soundstream, Inc. | Apparatus and method for requiring proper synchronization of a digital data flow |
| DE3151251A1 (de) * | 1981-12-24 | 1983-07-07 | Robert Bosch Gmbh, 7000 Stuttgart | Verfahren und schaltungsanordnung zur wiedergabe digital codierter signale |
| JPS62164276A (ja) * | 1986-01-13 | 1987-07-20 | Matsushita Electric Ind Co Ltd | 情報記録再生装置 |
| JPS6390089A (ja) * | 1986-10-02 | 1988-04-20 | Victor Co Of Japan Ltd | デジタル信号再生装置 |
| JPS6390070A (ja) * | 1986-10-03 | 1988-04-20 | Hitachi Ltd | 同期信号検出方式 |
-
1992
- 1992-10-22 JP JP4284190A patent/JPH06132950A/ja active Pending
-
1993
- 1993-10-19 US US08/137,993 patent/US5546243A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5546243A (en) | 1996-08-13 |
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