JPH0612824B2 - アモルファスシリコン電界効果型トランジスタの製造方法 - Google Patents
アモルファスシリコン電界効果型トランジスタの製造方法Info
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- JPH0612824B2 JPH0612824B2 JP57203931A JP20393182A JPH0612824B2 JP H0612824 B2 JPH0612824 B2 JP H0612824B2 JP 57203931 A JP57203931 A JP 57203931A JP 20393182 A JP20393182 A JP 20393182A JP H0612824 B2 JPH0612824 B2 JP H0612824B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、アモルファスシリコン電界効果型トランジス
タ（以下ａ−Ｓｉ ＦＥＴと略す）の製造方法に関す
る。近時液晶表示パネルの一方の基板にゲートライン
（走査線）及びドレインライン（信号線）を多数互いに
絶縁した状態で直交させ、これら各ラインの交差点に薄
膜ＦＥＴをスイッチング素子として配列し、これを開閉
駆動させて各交差点ごとに設けられた表示電極に信号を
与え、この部分の液晶を表示駆動させることにより、テ
レビ等の画像表示を行なう液晶マトリクスパネルの開発
が試みられている。本発明は、特にこのような液晶表示
パネルにスイッチング素子として使用されるのに適した
ＦＥＴを製造する方法に関する。
タ（以下ａ−Ｓｉ ＦＥＴと略す）の製造方法に関す
る。近時液晶表示パネルの一方の基板にゲートライン
（走査線）及びドレインライン（信号線）を多数互いに
絶縁した状態で直交させ、これら各ラインの交差点に薄
膜ＦＥＴをスイッチング素子として配列し、これを開閉
駆動させて各交差点ごとに設けられた表示電極に信号を
与え、この部分の液晶を表示駆動させることにより、テ
レビ等の画像表示を行なう液晶マトリクスパネルの開発
が試みられている。本発明は、特にこのような液晶表示
パネルにスイッチング素子として使用されるのに適した
ＦＥＴを製造する方法に関する。
従来技術 第１図は、ａ−Ｓｉ ＦＥＴをスイッチング素子として
使用した液晶マトリクスパネル全体構造を示し、(1)は
全面ガラス透明基板、(2)はこの透明基板(1)内面全面に
被着されたＩＴＯ膜等透明導電膜よりなる共通電極、
(3)は液晶層、(4)はガラスフリット、樹脂等よりなるス
ペーサでシール剤としてもはたらく。(5)は背面ガラス
透明基板でその内面に複数本のゲートライン（Ｘ）及び
ドレインライン（Ｙ）（ソースラインとしてもよい。以
下同じ。）が互いに絶縁して直交配列されている。(6)
(6)…はゲートライン（Ｘ）、ドレインライン（Ｙ）の
各交差点にａ−Ｓｉ ＦＥＴを介して接続された表示電
極である。かかるＦＥＴアレイを利用したマトリクスパ
ネルの１液晶セルの回路構成は、第２図に示される。
（Ｃ）は、液晶パネル（ＬＣＤ）に並列に付加容量とし
て介挿されたコンデンサである。
使用した液晶マトリクスパネル全体構造を示し、(1)は
全面ガラス透明基板、(2)はこの透明基板(1)内面全面に
被着されたＩＴＯ膜等透明導電膜よりなる共通電極、
(3)は液晶層、(4)はガラスフリット、樹脂等よりなるス
ペーサでシール剤としてもはたらく。(5)は背面ガラス
透明基板でその内面に複数本のゲートライン（Ｘ）及び
ドレインライン（Ｙ）（ソースラインとしてもよい。以
下同じ。）が互いに絶縁して直交配列されている。(6)
(6)…はゲートライン（Ｘ）、ドレインライン（Ｙ）の
各交差点にａ−Ｓｉ ＦＥＴを介して接続された表示電
極である。かかるＦＥＴアレイを利用したマトリクスパ
ネルの１液晶セルの回路構成は、第２図に示される。
（Ｃ）は、液晶パネル（ＬＣＤ）に並列に付加容量とし
て介挿されたコンデンサである。
第３図及び第３Ａ図は、１個のａ−Ｓｉ ＦＥＴの具体
的構造を示し、（Ｘ）（Ｙ）は、前述したゲートライン
及びドレインラインで、絶縁層(7)を介して隔てられて
いる。ゲートライン（Ｘ）及びドレインライン（Ｙ）は
ガラス基板(5)の表面に形成される。ゲート（Ｇ）の上
方には絶縁層(7)を介してアモルファスシリコン層（Ａ
Ｓ）が形成され、その両端部分にゲート（Ｇ）を挟む如
くソース（Ｓ）及びドレイン（Ｄ）が形成される。ドレ
イン（Ｄ）は、ドレインライン（Ｙ）の一部にて兼用さ
れる。(6)は、前述した表示電極であり、ソース（Ｓ）
に接続される。通常ゲートライ（Ｘ）はクロムＣｒと金
Ａｕの２重層にて、表示電極(6)は、ＩＴＯ膜にて、ま
たソース（Ｓ）及びドレインライン（Ｙ）は、アルミＡ
ｌにて形成される。また絶縁膜(7)には、プラズマＣＶ
Ｄ法によって形成されたシリコンナイトライドＳｉ3Ｎ4
膜が使用される。
的構造を示し、（Ｘ）（Ｙ）は、前述したゲートライン
及びドレインラインで、絶縁層(7)を介して隔てられて
いる。ゲートライン（Ｘ）及びドレインライン（Ｙ）は
ガラス基板(5)の表面に形成される。ゲート（Ｇ）の上
方には絶縁層(7)を介してアモルファスシリコン層（Ａ
Ｓ）が形成され、その両端部分にゲート（Ｇ）を挟む如
くソース（Ｓ）及びドレイン（Ｄ）が形成される。ドレ
イン（Ｄ）は、ドレインライン（Ｙ）の一部にて兼用さ
れる。(6)は、前述した表示電極であり、ソース（Ｓ）
に接続される。通常ゲートライ（Ｘ）はクロムＣｒと金
Ａｕの２重層にて、表示電極(6)は、ＩＴＯ膜にて、ま
たソース（Ｓ）及びドレインライン（Ｙ）は、アルミＡ
ｌにて形成される。また絶縁膜(7)には、プラズマＣＶ
Ｄ法によって形成されたシリコンナイトライドＳｉ3Ｎ4
膜が使用される。
然しながら、アモルファスシリコンは、良好な光導電体
であるため、この種表示パネルの如く光を多量に入射さ
せる装置に使用した場合、ａ−Ｓｉ ＦＥＴオフ時に光
電流が発生するという問題がある。第４図は、従来の典
型的なａ−Ｓｉ ＦＥＴの電流特性を示し、光遮断時に
おけるオフ電流（ＶＧ＝０Ｖ）は曲線（ａ）に示すよう
に約５×１０-11Ａ、これに対し、ゲートに約３０００
ルクスの光を照射したときのオフ電流は、曲線（ｂ）に
示すように約７×１０-8Ａに増大する。この電流の増大
は、いうまでもなく光電流によるものである。光照射に
おけるかかるオフ電流（ＶＧ＝ＯＶ）とオン電流（ＶＧ
＝１５Ｖ）の比は、約１０2にも達せず、テレビ等の画
像表示に利用したとき、オフ時にあってもこのオン電流
により表示状態になるという欠点を生じる。これを防止
するため従来ゲート領域を覆って遮光膜を形成し、外光
の入射を阻止する方法が提案させているが、この方法で
は遮光膜の形成、さらにこの遮光膜として金属膜が適し
ていることから、ゲートとの絶縁を図る絶縁膜の形成等
工程が増加しかつ構造も複雑となり、コスト上昇、歩留
り低下等の問題を生ずる。
であるため、この種表示パネルの如く光を多量に入射さ
せる装置に使用した場合、ａ−Ｓｉ ＦＥＴオフ時に光
電流が発生するという問題がある。第４図は、従来の典
型的なａ−Ｓｉ ＦＥＴの電流特性を示し、光遮断時に
おけるオフ電流（ＶＧ＝０Ｖ）は曲線（ａ）に示すよう
に約５×１０-11Ａ、これに対し、ゲートに約３０００
ルクスの光を照射したときのオフ電流は、曲線（ｂ）に
示すように約７×１０-8Ａに増大する。この電流の増大
は、いうまでもなく光電流によるものである。光照射に
おけるかかるオフ電流（ＶＧ＝ＯＶ）とオン電流（ＶＧ
＝１５Ｖ）の比は、約１０2にも達せず、テレビ等の画
像表示に利用したとき、オフ時にあってもこのオン電流
により表示状態になるという欠点を生じる。これを防止
するため従来ゲート領域を覆って遮光膜を形成し、外光
の入射を阻止する方法が提案させているが、この方法で
は遮光膜の形成、さらにこの遮光膜として金属膜が適し
ていることから、ゲートとの絶縁を図る絶縁膜の形成等
工程が増加しかつ構造も複雑となり、コスト上昇、歩留
り低下等の問題を生ずる。
発明の目的 本発明は、ａ−Ｓｉ ＦＥＴの製造方法において、光照
射時ソース・ドレイン間に流れるオフ電流の発生を抑制
し、遮光膜を使用すことなく、オフ状態にあるＦＥＴの
不所望なオン動作を阻止するａ−Ｓｉ ＦＥＴの製造方
法を提供することを目的とする。
射時ソース・ドレイン間に流れるオフ電流の発生を抑制
し、遮光膜を使用すことなく、オフ状態にあるＦＥＴの
不所望なオン動作を阻止するａ−Ｓｉ ＦＥＴの製造方
法を提供することを目的とする。
発明の構成 本発明は、ゲートに約３０００ルクスの光を照射したと
き、ソース・ドレイン間に流れるオフ電流とオン電流の
比が少なくとも約１０３以上である電流特性を有するａ
−Ｓｉ ＦＥＴの製造方法に関する。
き、ソース・ドレイン間に流れるオフ電流とオン電流の
比が少なくとも約１０３以上である電流特性を有するａ
−Ｓｉ ＦＥＴの製造方法に関する。
実施例 本発明に係るａ−Ｓｉ ＦＥＴは、プラズマＣＶＤ法に
より、次の条件で形成される。シランガスＳｉＨ4３％
を含むアルゴンガスＡｒの流量は３３cc／min（第５
図）、３１cc／min（第６図）、２９cc／min（第７
図）、２６cc／min（第８図）、に各々設定される。そ
の他の条件は共通であり、温度２５０℃、真空度０．３
５ｔｏｒｒ、発振出力６５Ｗ、成長時間４５分である。
図中曲線（ａ）は光遮断状態における特性、曲線（ｂ）
は、ＦＥＴのゲートに標準ランプ例えば、東京芝浦電気
株式会社製マツダ測光標準電球（水平光度測定用、形成
３０Ｖ、４０カンデラ）にて約３０００ルクスの光をあ
てた場合の特性である。尚、ソース・ドレイン間電圧
は、約３．０Ｖである。流量３３cc／min、３１cc／mi
n、２９cc／minの場合、光照射時におけるオン・オフ比
は約１０３、また流量２６cc／minの場合、約１０５で
ある。かかるオン・オフ比は、テレビ画像表示に充分利
用でき、オフ電流によって不所望な表示が現れることは
ない。
より、次の条件で形成される。シランガスＳｉＨ4３％
を含むアルゴンガスＡｒの流量は３３cc／min（第５
図）、３１cc／min（第６図）、２９cc／min（第７
図）、２６cc／min（第８図）、に各々設定される。そ
の他の条件は共通であり、温度２５０℃、真空度０．３
５ｔｏｒｒ、発振出力６５Ｗ、成長時間４５分である。
図中曲線（ａ）は光遮断状態における特性、曲線（ｂ）
は、ＦＥＴのゲートに標準ランプ例えば、東京芝浦電気
株式会社製マツダ測光標準電球（水平光度測定用、形成
３０Ｖ、４０カンデラ）にて約３０００ルクスの光をあ
てた場合の特性である。尚、ソース・ドレイン間電圧
は、約３．０Ｖである。流量３３cc／min、３１cc／mi
n、２９cc／minの場合、光照射時におけるオン・オフ比
は約１０３、また流量２６cc／minの場合、約１０５で
ある。かかるオン・オフ比は、テレビ画像表示に充分利
用でき、オフ電流によって不所望な表示が現れることは
ない。
尚、前述した従来例（第４図）に示す特性は、流量を８
０cc／minとしてアモルファスシリコンを形成した場合
であり他の条件は、実施例と同一である。
０cc／minとしてアモルファスシリコンを形成した場合
であり他の条件は、実施例と同一である。
本発明者らは、ＳｉＨ4ガスの流量を減少してアモルフ
ァスシリコンの成長速度を低下させて一定膜厚、例えば
０．１５μのアモルファスシリコン層を生成した場合
と、ＳｉＨ4ガスの流量を増加してアモルファスシリコ
ンの成長速度を上げて上記一定膜厚のアモルファスシリ
コン層を生成した場合について実験を行なった結果、成
長速度の遅い前者の例では、本実施例の如きオン・オフ
比の向上がみられるが、成長速度を早めた後者の例で
は、従来例の如きオン・オフ比の低下がみられるという
傾向を発見した。これより、アモルファスシリコンの成
長速度を低下させた方が、大きいオン・オフ比を得るこ
とができ、かつそのオン・オフ比の向上と、成長速度
は、略リニヤな関係にあることを確認した。尚実施例に
おけるａ−Ｓｉ ＦＥＴのトランジスタとしての特性
は、従来例と全く変らず、それ故、オフ電流のみの低下
が実現されていることは、第５図ないし第８図に示す特
性図より明らかである。
ァスシリコンの成長速度を低下させて一定膜厚、例えば
０．１５μのアモルファスシリコン層を生成した場合
と、ＳｉＨ4ガスの流量を増加してアモルファスシリコ
ンの成長速度を上げて上記一定膜厚のアモルファスシリ
コン層を生成した場合について実験を行なった結果、成
長速度の遅い前者の例では、本実施例の如きオン・オフ
比の向上がみられるが、成長速度を早めた後者の例で
は、従来例の如きオン・オフ比の低下がみられるという
傾向を発見した。これより、アモルファスシリコンの成
長速度を低下させた方が、大きいオン・オフ比を得るこ
とができ、かつそのオン・オフ比の向上と、成長速度
は、略リニヤな関係にあることを確認した。尚実施例に
おけるａ−Ｓｉ ＦＥＴのトランジスタとしての特性
は、従来例と全く変らず、それ故、オフ電流のみの低下
が実現されていることは、第５図ないし第８図に示す特
性図より明らかである。
発明の効果 本発明によれば、ａ−Ｓｉ ＦＥＴに光をあてた状態で
あっても、オフ電流値は小さく、オン・オフ比を約１０
３以上とすることができるから、オフ状態にあるＦＥＴ
がそのオフ電流の増大によりオン動作し不所望な表示を
行なうという問題は解消される。ａ−Ｓｉ ＦＥＴが、
入射光を利用して画像表示を行なう液晶表示パネルの各
画素に接続されるスイッチング素子として、期待されて
いるものである以上、光の入射は不可避な問題であるこ
とを考えれば、トランジスタとしての特性を維持し、光
電流のみ抑制された本発明ａ−ＳｉＦＥＴは、この種表
示パネルに使用して最適である。本発明は、前述の如く
オン・オフ比が向上するものであるから、従来必要であ
った遮光膜が不要となり、その生成工程、絶縁膜生成工
程等の工程数増加に伴う不良発生率の増大、コスト上昇
等の欠点を解消することができる。
あっても、オフ電流値は小さく、オン・オフ比を約１０
３以上とすることができるから、オフ状態にあるＦＥＴ
がそのオフ電流の増大によりオン動作し不所望な表示を
行なうという問題は解消される。ａ−Ｓｉ ＦＥＴが、
入射光を利用して画像表示を行なう液晶表示パネルの各
画素に接続されるスイッチング素子として、期待されて
いるものである以上、光の入射は不可避な問題であるこ
とを考えれば、トランジスタとしての特性を維持し、光
電流のみ抑制された本発明ａ−ＳｉＦＥＴは、この種表
示パネルに使用して最適である。本発明は、前述の如く
オン・オフ比が向上するものであるから、従来必要であ
った遮光膜が不要となり、その生成工程、絶縁膜生成工
程等の工程数増加に伴う不良発生率の増大、コスト上昇
等の欠点を解消することができる。
第１図は、液晶マトリクスパネルの一般的構成を示す分
解斜視図、第２図はその一部回路図、第３図は具体的構
造を示す平面図、第３Ａ図は、第３図Ａ−Ａ’断面図、
第４図は従来例特性図、第５図ないし第８図は、それぞ
れ本発明実施例特性図である。 (1)(5)……透明基板、(2)……共通電極、(3)……液晶
層、(6)……表示電極、(7)……絶縁層、（Ｘ）……ゲー
トライン、（Ｙ）……ドレインライン。
解斜視図、第２図はその一部回路図、第３図は具体的構
造を示す平面図、第３Ａ図は、第３図Ａ−Ａ’断面図、
第４図は従来例特性図、第５図ないし第８図は、それぞ
れ本発明実施例特性図である。 (1)(5)……透明基板、(2)……共通電極、(3)……液晶
層、(6)……表示電極、(7)……絶縁層、（Ｘ）……ゲー
トライン、（Ｙ）……ドレインライン。
Claims (1)
- 【請求項１】供給されたＳｉＨ４ガス中でプラズマＣＶ
Ｄ法によって形成したアモルファスシリコン半導体層を
備えた電界効果型トランジスタの製造方法に於て、 ＳｉＨ４ガスの供給流量を約０．７８乃至１cc／minに
制限する事で、アモルファスシリコン半導体層の成長速
度を抑制する事により、トランジスタオフ状態でゲート
に約３０００ルクスの光を照射したとき、ソース・ドレ
イン間に流れるオフ電流とオン電流の比が少なくとも約
１０３以上となした電流特性を有するアモルファスシリ
コン電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57203931A JPH0612824B2 (ja) | 1982-11-19 | 1982-11-19 | アモルファスシリコン電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57203931A JPH0612824B2 (ja) | 1982-11-19 | 1982-11-19 | アモルファスシリコン電界効果型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5994459A JPS5994459A (ja) | 1984-05-31 |
| JPH0612824B2 true JPH0612824B2 (ja) | 1994-02-16 |
Family
ID=16482060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57203931A Expired - Lifetime JPH0612824B2 (ja) | 1982-11-19 | 1982-11-19 | アモルファスシリコン電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612824B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH069214B2 (ja) * | 1984-09-27 | 1994-02-02 | 株式会社東芝 | 薄膜集積回路の製造方法 |
| JPH07202218A (ja) * | 1995-01-30 | 1995-08-04 | Toshiba Corp | 薄膜集積回路 |
-
1982
- 1982-11-19 JP JP57203931A patent/JPH0612824B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5994459A (ja) | 1984-05-31 |
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