JPH06119241A - キャッシュメモリ制御方式 - Google Patents
キャッシュメモリ制御方式Info
- Publication number
- JPH06119241A JPH06119241A JP4262614A JP26261492A JPH06119241A JP H06119241 A JPH06119241 A JP H06119241A JP 4262614 A JP4262614 A JP 4262614A JP 26261492 A JP26261492 A JP 26261492A JP H06119241 A JPH06119241 A JP H06119241A
- Authority
- JP
- Japan
- Prior art keywords
- cache
- data
- cpu
- cache memory
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 ＣＰＵとローカルメモリとの中間に設けられ
るキャッシュメモリの制御方式に関し、キャシュメモリ
のコヒレンシイを保つためのソフトウエアによる制御を
不要とすることによって、キャッシュメモリを用いた装
置の性能向上を図ることを目的とする。 【構成】 ＣＰＵ11とローカルメモリ３との中間にキャ
シュメモリ12を有するマイクロプロセッサシステムにお
いて、ローカルメモリ３には、命令コード格納エリア31
と、データエリア32内にシステム運用中に書き換えられ
ることのない固定データが格納された特定のセグメント
32a とを設けるとともに、該命令コード格納エリア31と
該特定セグメント32a がＣＰＵ11によってアクセスされ
たときのみキャッシュイネーブル信号CEを送出するキャ
ッシュ制御部２を設け、ＣＰＵが命令フェッチまたは固
定データ読込みのためにローカルメモリ３にアクセスし
たときに、前記キャッシュイネーブル信号CEによっって
当該アドレスの内容がキャシュメモリ12に書き込まれる
ように構成する。
るキャッシュメモリの制御方式に関し、キャシュメモリ
のコヒレンシイを保つためのソフトウエアによる制御を
不要とすることによって、キャッシュメモリを用いた装
置の性能向上を図ることを目的とする。 【構成】 ＣＰＵ11とローカルメモリ３との中間にキャ
シュメモリ12を有するマイクロプロセッサシステムにお
いて、ローカルメモリ３には、命令コード格納エリア31
と、データエリア32内にシステム運用中に書き換えられ
ることのない固定データが格納された特定のセグメント
32a とを設けるとともに、該命令コード格納エリア31と
該特定セグメント32a がＣＰＵ11によってアクセスされ
たときのみキャッシュイネーブル信号CEを送出するキャ
ッシュ制御部２を設け、ＣＰＵが命令フェッチまたは固
定データ読込みのためにローカルメモリ３にアクセスし
たときに、前記キャッシュイネーブル信号CEによっって
当該アドレスの内容がキャシュメモリ12に書き込まれる
ように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵとローカルメモ
リとの中間に設けられるキャッシュメモリの制御方式に
関する。
リとの中間に設けられるキャッシュメモリの制御方式に
関する。
【０００２】無線通信用の各種制御装置等では、高性能
化のためにデータキャッシュメモリを内蔵したマイクロ
プロセッサ( 例えばモートローラ社製：ＭＣ６８０３０
等）を採用したり、外部にキャッシュメモリを付加した
りして、プロセッサに対するデータの入出力を高速化し
ている。この場合、キャッシュメモリとローカルメモリ
とで、書き込まれたデータの内容が矛盾しないにように
する、即ちコヒレンシイ（整合性）がとれている必要が
あるが、このコヒレンシイをとる機能をハードウエアと
して備えていないシステムの場合には、ソフトウエアが
コヒレンシイをとる制御を行う必要があり、ソフトウエ
アの制御が煩雑になっていた。
化のためにデータキャッシュメモリを内蔵したマイクロ
プロセッサ( 例えばモートローラ社製：ＭＣ６８０３０
等）を採用したり、外部にキャッシュメモリを付加した
りして、プロセッサに対するデータの入出力を高速化し
ている。この場合、キャッシュメモリとローカルメモリ
とで、書き込まれたデータの内容が矛盾しないにように
する、即ちコヒレンシイ（整合性）がとれている必要が
あるが、このコヒレンシイをとる機能をハードウエアと
して備えていないシステムの場合には、ソフトウエアが
コヒレンシイをとる制御を行う必要があり、ソフトウエ
アの制御が煩雑になっていた。
【０００３】
【従来の技術】図４に従来のキャッシュメモリ制御方式
を示す図である。図４（ａ）はシステム構成例であり、
１はマイクロプロセッサで、ＣＰＵ11とキャッシュメモ
リ12とを有する。ＣＰＵ11はアドレスバス41、データバ
ス42を介して、キャシュメモリ12、デコーダ５、ローカ
ルメモリ３、ＩＯデバイス６等に接続されている。
を示す図である。図４（ａ）はシステム構成例であり、
１はマイクロプロセッサで、ＣＰＵ11とキャッシュメモ
リ12とを有する。ＣＰＵ11はアドレスバス41、データバ
ス42を介して、キャシュメモリ12、デコーダ５、ローカ
ルメモリ３、ＩＯデバイス６等に接続されている。
【０００４】図４（ｂ）は、このシステムのアドレスマ
ップを示す。Ｉ／Ｏ領域のアドレスは、ソフトウエアの
制御動作とは無関係にデータが変化するので、キュッシ
ュメモリのデータ内容とＩＯエリアのデータ内容とを一
致させるコヒレンシィをとる制御をソフトウエアで行う
ことが困難であるため、キャシュ対象エリアから除外す
る。
ップを示す。Ｉ／Ｏ領域のアドレスは、ソフトウエアの
制御動作とは無関係にデータが変化するので、キュッシ
ュメモリのデータ内容とＩＯエリアのデータ内容とを一
致させるコヒレンシィをとる制御をソフトウエアで行う
ことが困難であるため、キャシュ対象エリアから除外す
る。
【０００５】そして、ローカルメモリ３の全アドレスを
キャンシングエリア（データをキャンシュメモリに移す
ことが可能なアドレスエリア）とする。そして、該キャ
ンシングエリアがＣＰＵからアクセスされた場合には、
デコーダ５がアドレスデータをデコードして、キャシン
グが可能であることを示すキャシュ・イネーブル信号Ｃ
ＥをＣＰＵに送出する。ＣＰＵ11はアクセスしたキャシ
ングエリアのデータを読み込むとともに、そのデータを
キャシュメモリ12の中に書き込む。以後、同エリアがＣ
ＰＵによってアクセスされる都度、速度の遅いローカル
メモリ３からではなく、速度の早いキャッシュメモリ12
からデータ等が読み出されるので、システムの処理能力
が向上する。
キャンシングエリア（データをキャンシュメモリに移す
ことが可能なアドレスエリア）とする。そして、該キャ
ンシングエリアがＣＰＵからアクセスされた場合には、
デコーダ５がアドレスデータをデコードして、キャシン
グが可能であることを示すキャシュ・イネーブル信号Ｃ
ＥをＣＰＵに送出する。ＣＰＵ11はアクセスしたキャシ
ングエリアのデータを読み込むとともに、そのデータを
キャシュメモリ12の中に書き込む。以後、同エリアがＣ
ＰＵによってアクセスされる都度、速度の遅いローカル
メモリ３からではなく、速度の早いキャッシュメモリ12
からデータ等が読み出されるので、システムの処理能力
が向上する。
【０００６】
【発明が解決しようとする課題】上記方式において、Ｃ
ＰＵ11からの読出しアクセスの時だけ、キャシュメモリ
にローカルメモリの内容が書き込まれるので、ローカル
メモリの内容がキャシュメモリの中に取り込まれた後
に、ローカルメモリの内容をソフトウエアが書き換えた
場合に、キャッシュメモリの内容についてはこの書き換
えが行われないため、キャシュメモリの内容とローカル
メモリの内容とが異なってしまう。そして、ソフトウエ
アがそのまま走行し、ＣＰＵが当該アドレスのデータを
再度読み出す必要が生じてアクセスすると、キャッシュ
メモリから書き換え前の古いデータが読み出されてしま
い、最新のデータを読み出すことができず、ソフトウエ
アの正常な動作が保証できなくなる。そこで、キャシュ
メモリに取込み済のローカルメモリの内容をソフトウエ
アが書き換えた場合には、キャッシュメモリの内容との
コヒレンシイをとるため、データ書き換え時には当該ア
ドレスのキャシュメモリの内容を無効とする制御をソフ
トウエアが行う必要がある。このため、ソフトウエアの
制御が煩雑となり、せっかくアクセス速度が高速なデー
タキャッシュメモリを使用しても、装置の性能向上が顕
著でないという問題があった。
ＰＵ11からの読出しアクセスの時だけ、キャシュメモリ
にローカルメモリの内容が書き込まれるので、ローカル
メモリの内容がキャシュメモリの中に取り込まれた後
に、ローカルメモリの内容をソフトウエアが書き換えた
場合に、キャッシュメモリの内容についてはこの書き換
えが行われないため、キャシュメモリの内容とローカル
メモリの内容とが異なってしまう。そして、ソフトウエ
アがそのまま走行し、ＣＰＵが当該アドレスのデータを
再度読み出す必要が生じてアクセスすると、キャッシュ
メモリから書き換え前の古いデータが読み出されてしま
い、最新のデータを読み出すことができず、ソフトウエ
アの正常な動作が保証できなくなる。そこで、キャシュ
メモリに取込み済のローカルメモリの内容をソフトウエ
アが書き換えた場合には、キャッシュメモリの内容との
コヒレンシイをとるため、データ書き換え時には当該ア
ドレスのキャシュメモリの内容を無効とする制御をソフ
トウエアが行う必要がある。このため、ソフトウエアの
制御が煩雑となり、せっかくアクセス速度が高速なデー
タキャッシュメモリを使用しても、装置の性能向上が顕
著でないという問題があった。
【０００７】本発明は上記問題点に鑑み創出されたもの
で、キャシュメモリのコヒレンシイを保つためのソフト
ウエアによる制御を不要とすることによって、キャンシ
ュメモリを用いた装置の性能向上を図ることを目的とす
る。
で、キャシュメモリのコヒレンシイを保つためのソフト
ウエアによる制御を不要とすることによって、キャンシ
ュメモリを用いた装置の性能向上を図ることを目的とす
る。
【０００８】
【課題を解決するための手段】図１は本発明のキャッシ
ュメモリ制御方式の原理構成図である。上記課題は、図
１に示すように、ＣＰＵ11とローカルメモリ３との中間
にキャシュメモリ12を有するマイクロプロセッサシステ
ムにおいて、該ローカルメモリ３には、命令コード格納
エリア31と、データエリア32内にシステム運用中に書き
換えられることのない固定データが格納された特定のセ
グメント32a とを設けるとともに、該命令コード格納エ
リア31と該特定セグメント32a がＣＰＵ11によってアク
セスされたときのみキャッシュイネーブル信号CEを送出
するキャッシュ制御部２を設け、ＣＰＵが命令フェッチ
または固定データ読込みのためにローカルメモリ３にア
クセスしたときに、前記キャッシュイネーブル信号CEに
よっって当該アドレスの内容がキャシュメモリ12に書き
込まれるようにしたことを特徴とする本発明のキャッシ
ュメモリ制御方式により解決される。
ュメモリ制御方式の原理構成図である。上記課題は、図
１に示すように、ＣＰＵ11とローカルメモリ３との中間
にキャシュメモリ12を有するマイクロプロセッサシステ
ムにおいて、該ローカルメモリ３には、命令コード格納
エリア31と、データエリア32内にシステム運用中に書き
換えられることのない固定データが格納された特定のセ
グメント32a とを設けるとともに、該命令コード格納エ
リア31と該特定セグメント32a がＣＰＵ11によってアク
セスされたときのみキャッシュイネーブル信号CEを送出
するキャッシュ制御部２を設け、ＣＰＵが命令フェッチ
または固定データ読込みのためにローカルメモリ３にア
クセスしたときに、前記キャッシュイネーブル信号CEに
よっって当該アドレスの内容がキャシュメモリ12に書き
込まれるようにしたことを特徴とする本発明のキャッシ
ュメモリ制御方式により解決される。
【０００９】
【作用】ＣＰＵが命令フェッチ動作を行う場合には、当
該命令のアドレスがローカルメモリ空間にあるかぎり、
全てキャッシングされてキャシュメモリに書き込まれ
る。またＣＰＵがデータ・リード動作を行う場合は、シ
ステム構成データ、各種テーブル等システム運用中に変
化することとないデータ群が、予め設定されたセグメン
ト内に置かれ、ＣＰＵがこのセグメントエリア内にアク
セスした場合には、キャッシングされてキャッシュメモ
リ内に情報が取り込まれる。しかし、このセグメント外
をアクセスした場合には、キャッシングがディスエイブ
ルになりキャッシュメモリ内には取り込まれない。従っ
て、キャッシュメモリ内に取り込まれるデータは固定的
なものだけに限定され、運用中に定常的に変化するデー
タは取り込まれないので、ソフトウエアはキャシュ無効
制御を行う必要がなく、ＣＰＵの処理能力が向上する。
該命令のアドレスがローカルメモリ空間にあるかぎり、
全てキャッシングされてキャシュメモリに書き込まれ
る。またＣＰＵがデータ・リード動作を行う場合は、シ
ステム構成データ、各種テーブル等システム運用中に変
化することとないデータ群が、予め設定されたセグメン
ト内に置かれ、ＣＰＵがこのセグメントエリア内にアク
セスした場合には、キャッシングされてキャッシュメモ
リ内に情報が取り込まれる。しかし、このセグメント外
をアクセスした場合には、キャッシングがディスエイブ
ルになりキャッシュメモリ内には取り込まれない。従っ
て、キャッシュメモリ内に取り込まれるデータは固定的
なものだけに限定され、運用中に定常的に変化するデー
タは取り込まれないので、ソフトウエアはキャシュ無効
制御を行う必要がなく、ＣＰＵの処理能力が向上する。
【００１０】
【実施例】以下添付図面により本発明のキャッシュメモ
リ制御方式を説明する。図２は本発明の第一実施例の構
成図、図３は第二実施例の構成図である。なお全図を通
じて同一符号は同一対象物を表す。
リ制御方式を説明する。図２は本発明の第一実施例の構
成図、図３は第二実施例の構成図である。なお全図を通
じて同一符号は同一対象物を表す。
【００１１】図２において、１はプロセッサ、２はキャ
ッシュ制御部、３はローカルメモリ、41はアドレスバ
ス、42はデータバスである。プロセッサは１は、ＣＰＵ
11とキャッシュメモリ12とを有し、キャッシュイネーブ
ルCE信号によって、データバス42、アドレスバス41とキ
ャッシュメモリ12間のゲートを開き、データバス42上の
データをキャッシュメモリの当該アドレスに書き込む。
また、ＣＰＵ11は、現在実行中のバスサイクルが何モー
ドであるか、即ち、バスを介してローカルメモリの命令
コードを取り込む命令フェッチサイクルか、処理実行の
ためのデータを読み込むデータ・リードサイクルかなど
を示すステイタス信号ＦＣをＦＣバス43を介して外部に
出力するようになっている。
ッシュ制御部、３はローカルメモリ、41はアドレスバ
ス、42はデータバスである。プロセッサは１は、ＣＰＵ
11とキャッシュメモリ12とを有し、キャッシュイネーブ
ルCE信号によって、データバス42、アドレスバス41とキ
ャッシュメモリ12間のゲートを開き、データバス42上の
データをキャッシュメモリの当該アドレスに書き込む。
また、ＣＰＵ11は、現在実行中のバスサイクルが何モー
ドであるか、即ち、バスを介してローカルメモリの命令
コードを取り込む命令フェッチサイクルか、処理実行の
ためのデータを読み込むデータ・リードサイクルかなど
を示すステイタス信号ＦＣをＦＣバス43を介して外部に
出力するようになっている。
【００１２】キャッシュ制御部２は、ＦＣデコーダ21、
セグメントラッチ22、コンパレータ23、アドレスデコー
ダ24、ＯＲゲート25とからなり、ＣＰＵ11からローカル
メモリ３へのアクセスがキャッシング可能かを判断し
て、キャシュイネーブル信号CEを出力する機能を有す
る。
セグメントラッチ22、コンパレータ23、アドレスデコー
ダ24、ＯＲゲート25とからなり、ＣＰＵ11からローカル
メモリ３へのアクセスがキャッシング可能かを判断し
て、キャシュイネーブル信号CEを出力する機能を有す
る。
【００１３】ＦＣコードデコーダ21には、プロセッサ１
からＦＣバス43を介して、ＣＰＵのバスサイクルのモー
ドを示すＦＣコードが入力しており、バスサイクルが命
令フェッチ動作のときには命令サイクル信号CSを、また
データ・リード動作のときにはデータサイクル信号DSを
アクティブとする。アドレスデコーダ24は、命令サイク
ル信号CSでイネーブルとなり、アドレスバス41を介して
ＣＰＵからのアドレスデータを取込み、このアクセスが
ローカルメモリエリアを指定するものであれば、命令キ
ャッシュイネーブル信号CCE を出力する。この信号はＯ
Ｒゲート25を介してマイクロプロセッサ１にキャッシュ
イネーブル信号CEとして送出される。これにより、マイ
クロプロセッサ１は、ローカルメモリ３からフェッチし
た命令コードをキャッシュメモリ12の当該アドレスにも
取込み、キャッシングが行われる。
からＦＣバス43を介して、ＣＰＵのバスサイクルのモー
ドを示すＦＣコードが入力しており、バスサイクルが命
令フェッチ動作のときには命令サイクル信号CSを、また
データ・リード動作のときにはデータサイクル信号DSを
アクティブとする。アドレスデコーダ24は、命令サイク
ル信号CSでイネーブルとなり、アドレスバス41を介して
ＣＰＵからのアドレスデータを取込み、このアクセスが
ローカルメモリエリアを指定するものであれば、命令キ
ャッシュイネーブル信号CCE を出力する。この信号はＯ
Ｒゲート25を介してマイクロプロセッサ１にキャッシュ
イネーブル信号CEとして送出される。これにより、マイ
クロプロセッサ１は、ローカルメモリ３からフェッチし
た命令コードをキャッシュメモリ12の当該アドレスにも
取込み、キャッシングが行われる。
【００１４】セグメントラッチ22には、システム構成デ
ータ・テーブル等のシステム運用中には変化しないデー
タ群を格納しているローカルメモリ上のセグメント( ア
ドレスの上位数ビット) が予め書き込まれており、この
データを常時出力している。
ータ・テーブル等のシステム運用中には変化しないデー
タ群を格納しているローカルメモリ上のセグメント( ア
ドレスの上位数ビット) が予め書き込まれており、この
データを常時出力している。
【００１５】コンパレータ23は、データサイクル信号DS
によりイネーブルとなり、アドレスバス41から入力する
ＣＰＵのアクセス空間と、セグメントラッチ22のデータ
とを比較し、一致したらデータキャッシュイネーブル信
号DCE を送出する。セグメントラッチの内容とＣＰＵの
アクセス空間とが不一致のときは、データキャッシュイ
ネーブル信号DCE は出力されず、ＣＰＵによって読み出
されたローカルメモリの内容はキャッシングされない。
によりイネーブルとなり、アドレスバス41から入力する
ＣＰＵのアクセス空間と、セグメントラッチ22のデータ
とを比較し、一致したらデータキャッシュイネーブル信
号DCE を送出する。セグメントラッチの内容とＣＰＵの
アクセス空間とが不一致のときは、データキャッシュイ
ネーブル信号DCE は出力されず、ＣＰＵによって読み出
されたローカルメモリの内容はキャッシングされない。
【００１６】従って、キャッシュメモリ内に取り込まれ
るのは、システム構成データ等の固定的データのみとな
る。次に，図３により第二の実施例を説明する。
るのは、システム構成データ等の固定的データのみとな
る。次に，図３により第二の実施例を説明する。
【００１７】この第二実施例は、図２のキャシュ制御部
２の代わりに、特定のアドレスデータでキャシュイネー
ブル信号を出力するＲＡＭを用いたキャッシュ制御部
２' を設けたものである。
２の代わりに、特定のアドレスデータでキャシュイネー
ブル信号を出力するＲＡＭを用いたキャッシュ制御部
２' を設けたものである。
【００１８】キャッシュ制御部２' は、マッピング用Ｒ
ＡＭ26と、アドレス／データバスとマッピング用ＲＡＭ
との間に設けた双方向性ゲードよりなるＲＡＭ設定用ゲ
ート27と、アドレスバスからデータを取り込む単方向性
ゲートよりなる比較用ゲート28とからなる。
ＡＭ26と、アドレス／データバスとマッピング用ＲＡＭ
との間に設けた双方向性ゲードよりなるＲＡＭ設定用ゲ
ート27と、アドレスバスからデータを取り込む単方向性
ゲートよりなる比較用ゲート28とからなる。
【００１９】そして、運用開始前に予めＲＡＭ設定用ゲ
ート27を介して、ローカルメモリ上でキャッシュメモリ
に取込み可能な命令コードが格納されているエリア、及
びデータエリア中でシステム構成データ等の固定データ
が入っているセグメントをアドレスとしてデータ“１”
を書き込み、次いで、ＲＡＭ設定用ゲート27の方向を逆
転して、設定内容を確認する。
ート27を介して、ローカルメモリ上でキャッシュメモリ
に取込み可能な命令コードが格納されているエリア、及
びデータエリア中でシステム構成データ等の固定データ
が入っているセグメントをアドレスとしてデータ“１”
を書き込み、次いで、ＲＡＭ設定用ゲート27の方向を逆
転して、設定内容を確認する。
【００２０】この書込登録が終了した後、ＲＡＭ設定用
ゲートを閉じ、比較用ゲート26をイネーブルとすること
によって、ＣＰＵのアクセス・アドレスデータがマッピ
ング用ＲＡＭ26に入力するようになる。
ゲートを閉じ、比較用ゲート26をイネーブルとすること
によって、ＣＰＵのアクセス・アドレスデータがマッピ
ング用ＲＡＭ26に入力するようになる。
【００２１】この状態で、ＣＰＵ11が命令フェッチ動作
を起こすと、命令コードへのアドレスデータによりマッ
ピング用ＲＡＭ26のデータ“１”が読み出され、キャシ
ュイネーブル信号CEとして、マイクロプロサッサ１に出
力され、キャシングが行われる。また、ＣＰＵ11がデー
タ・リード動作を起動し、そのときのアクセス空間がシ
ステム構成データ等の固定データが入っているセグメン
トならば、マッピング用ＲＡＭ26からキャッシュイネー
ブル信号CEが出力され、ローカルメモリから読み出され
たデータはキャッシュメモリの中に取り込まれる。
を起こすと、命令コードへのアドレスデータによりマッ
ピング用ＲＡＭ26のデータ“１”が読み出され、キャシ
ュイネーブル信号CEとして、マイクロプロサッサ１に出
力され、キャシングが行われる。また、ＣＰＵ11がデー
タ・リード動作を起動し、そのときのアクセス空間がシ
ステム構成データ等の固定データが入っているセグメン
トならば、マッピング用ＲＡＭ26からキャッシュイネー
ブル信号CEが出力され、ローカルメモリから読み出され
たデータはキャッシュメモリの中に取り込まれる。
【００２２】しかし、ＣＰＵのデータ・リード動作のア
クセス空間が固定データエリア以外の場合には、マッピ
ング用ＲＡＭ５からキャッシュイネーブル信号が出ない
ので、ローカルメモリから読み出されたデータはキャッ
シュメモリには取り込まれない。従って、キャッシュメ
モリ内部に取り込まれるデータは固定データのみとな
る。
クセス空間が固定データエリア以外の場合には、マッピ
ング用ＲＡＭ５からキャッシュイネーブル信号が出ない
ので、ローカルメモリから読み出されたデータはキャッ
シュメモリには取り込まれない。従って、キャッシュメ
モリ内部に取り込まれるデータは固定データのみとな
る。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
キャッシュメモリの内部に取り込まれるデータは、命令
コードやシネテム構成データ等のシステム運用中に変化
しないデータのみとなるため、キャッシュコヒレンシイ
をとるためにでソフトウエアがキャッシュ無効の制御を
行う必要がなくなり、ソフトウエアの動作に支障を来す
ことなくデータキャッシュメモリを使用することが可能
となり、装置性能を向上できるという効果がある。
キャッシュメモリの内部に取り込まれるデータは、命令
コードやシネテム構成データ等のシステム運用中に変化
しないデータのみとなるため、キャッシュコヒレンシイ
をとるためにでソフトウエアがキャッシュ無効の制御を
行う必要がなくなり、ソフトウエアの動作に支障を来す
ことなくデータキャッシュメモリを使用することが可能
となり、装置性能を向上できるという効果がある。
【図１】 本発明のキャシュメモリ制御方式の原理構成
図
図
【図２】 本発明の第一実施例の構成図
【図３】 本発明の第二実施例の構成図
【図４】 従来のキャッシュメモリ制御方式を示す図
１…マイクロプロセッサ、11…ＣＰＵ、12…キャッシュ
メモリ、2,2'…キャッシュ制御部、21…ＦＣデコーダ、
22…セグメントラッチ、23…コンパレータ、24…アドレ
スデコーダ、26…マッピングＲＡＭ、27…ＲＡＭ設定用
ゲート、28…比較用ゲート、３…ローカルメモリ、４…
システムバス、41…アドレスバス、42…データバス
メモリ、2,2'…キャッシュ制御部、21…ＦＣデコーダ、
22…セグメントラッチ、23…コンパレータ、24…アドレ
スデコーダ、26…マッピングＲＡＭ、27…ＲＡＭ設定用
ゲート、28…比較用ゲート、３…ローカルメモリ、４…
システムバス、41…アドレスバス、42…データバス
Claims (1)
- 【請求項１】 ＣＰＵ(11)とローカルメモリ(3) との中
間にキャシュメモリ(12)を有するマイクロプロセッサシ
ステムにおいて、 該ローカルメモリ(3) には、命令コード格納エリア(31)
と、データエリア(32)内にシステム運用中に書き換えら
れることのない固定データが格納される特定のセグメン
ト(32a) とを設けるとともに、 該命令コード格納エリア(31)と該特定セグメント(32a)
がＣＰＵ(11)によってアクセスされたときのみキャッシ
ュイネーブル信号CEを送出するキャッシュ制御部(2) を
設け、 ＣＰＵが命令フェッチまたは固定データ読込みのために
ローカルメモリ(3) にアクセスしたときに、前記キャッ
シュイネーブル信号CEによっって当該アドレスの内容が
キャシュメモリ(12)に書き込まれるようにしたことを特
徴とするキャッシュメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4262614A JPH06119241A (ja) | 1992-10-01 | 1992-10-01 | キャッシュメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4262614A JPH06119241A (ja) | 1992-10-01 | 1992-10-01 | キャッシュメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06119241A true JPH06119241A (ja) | 1994-04-28 |
Family
ID=17378240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4262614A Withdrawn JPH06119241A (ja) | 1992-10-01 | 1992-10-01 | キャッシュメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06119241A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013114540A1 (ja) * | 2012-01-30 | 2013-08-08 | 富士通株式会社 | 制御装置、解析装置、解析方法、および解析プログラム |
-
1992
- 1992-10-01 JP JP4262614A patent/JPH06119241A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013114540A1 (ja) * | 2012-01-30 | 2013-08-08 | 富士通株式会社 | 制御装置、解析装置、解析方法、および解析プログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5148526A (en) | Data processing system with an enhanced cache memory control | |
| US5749092A (en) | Method and apparatus for using a direct memory access unit and a data cache unit in a microprocessor | |
| JPH06119241A (ja) | キャッシュメモリ制御方式 | |
| JP2613258B2 (ja) | 情報処理方法及び装置 | |
| JP2680293B2 (ja) | データ処理装置及びキャッシュメモリ制御方法 | |
| JPH02110646A (ja) | メモリの先行読出し装置 | |
| JPH06243037A (ja) | データ先読み装置 | |
| JPH08305634A (ja) | 情報処理方法及び装置 | |
| JPH0690732B2 (ja) | マイクロプロセッサ | |
| JPH03220645A (ja) | 情報処理装置 | |
| JPH0628258A (ja) | マイクロプロセッサ | |
| JP2001043204A (ja) | キャッシュ・メモリ制御装置 | |
| JPH0724043B2 (ja) | データ処理装置 | |
| JP2791319B2 (ja) | データ処理装置 | |
| JP2002024086A (ja) | マイクロコンピュータ、コンピュータシステムおよび命令コード更新方法 | |
| JP2923273B2 (ja) | データ処理システム | |
| JPH0630074B2 (ja) | プロセッサ | |
| JP2952884B2 (ja) | キャッシュコントローラ | |
| JPS6141023B2 (ja) | ||
| JPH02183847A (ja) | キャッシュメモリパージ制御回路 | |
| JPH06149677A (ja) | キャッシュメモリシステム | |
| JPS6324336A (ja) | キヤツシユメモリの書込み制御方式 | |
| JP2000076179A (ja) | システムバス最適化方式 | |
| JPH0752423B2 (ja) | デ−タ転送制御方式 | |
| JPH044442A (ja) | 情報処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |