JPH06112400A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06112400A JPH06112400A JP4277746A JP27774692A JPH06112400A JP H06112400 A JPH06112400 A JP H06112400A JP 4277746 A JP4277746 A JP 4277746A JP 27774692 A JP27774692 A JP 27774692A JP H06112400 A JPH06112400 A JP H06112400A
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- Japan
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- chips
- pair
- chip
- semiconductor
- semiconductor device
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】入出力信号の処理が多ピンによってなされるよ
うに複数の半導体チップを搭載してなるマルチチップ型
のＩＣパッケージのような半導体装置を提供すること。 【構成】少なくとも一対の半導体ＩＣチップ１，２；対
をなす半導体ＩＣチップの隣接対向辺間に備えたチップ
間リード５；および、前記対をなす半導体ＩＣチップの
残余の辺に備えたリード４；を含んでなり：外部と対を
なす半導体ＩＣチップとの接続は、前記対をなす半導体
ＩＣチップの残余の辺に備えたリードによってなされて
いる；ことを特徴として構成された半導体装置。
うに複数の半導体チップを搭載してなるマルチチップ型
のＩＣパッケージのような半導体装置を提供すること。 【構成】少なくとも一対の半導体ＩＣチップ１，２；対
をなす半導体ＩＣチップの隣接対向辺間に備えたチップ
間リード５；および、前記対をなす半導体ＩＣチップの
残余の辺に備えたリード４；を含んでなり：外部と対を
なす半導体ＩＣチップとの接続は、前記対をなす半導体
ＩＣチップの残余の辺に備えたリードによってなされて
いる；ことを特徴として構成された半導体装置。
Description
【０００１】
【産業上の利用分野】この発明は表面実装用ＩＣパッケ
ージのような半導体装置に関するものであり、特に、入
出力信号の処理が多ピンによってなされるべく複数の半
導体チップを搭載してなる、いわゆるマルチチップ型の
ＩＣパッケージのような半導体装置に関するものであ
る。
ージのような半導体装置に関するものであり、特に、入
出力信号の処理が多ピンによってなされるべく複数の半
導体チップを搭載してなる、いわゆるマルチチップ型の
ＩＣパッケージのような半導体装置に関するものであ
る。
【０００２】
【従来の技術】従来のこの種の多ピンのＩＣパッケージ
のような半導体装置としては、ＱＦＰやＴＡＢのような
フラット・パッケージ、および、ＰＧＡのような挿入型
のパッケージが知られている。そして、前者のタイプの
ものはそのリード部が通常４個の外周部に備えられてお
り、薄型に構成されている。これに対して、後者のタイ
プのものはそのリード部が下面部に備えられており、そ
の実装面積を小さくすることはできるけれども、全般的
に厚型に構成される傾向がある。この発明に係るマルチ
チップ型のＩＣパッケージのような半導体装置において
も、前述されたタイプのいずれかが適用されることにな
る。
のような半導体装置としては、ＱＦＰやＴＡＢのような
フラット・パッケージ、および、ＰＧＡのような挿入型
のパッケージが知られている。そして、前者のタイプの
ものはそのリード部が通常４個の外周部に備えられてお
り、薄型に構成されている。これに対して、後者のタイ
プのものはそのリード部が下面部に備えられており、そ
の実装面積を小さくすることはできるけれども、全般的
に厚型に構成される傾向がある。この発明に係るマルチ
チップ型のＩＣパッケージのような半導体装置において
も、前述されたタイプのいずれかが適用されることにな
る。
【０００３】ところで、前述された従来の技術には次の
ような難点があった。即ち、ＱＦＰやＴＡＢのようなフ
ラット・パッケージ（前者のタイプ）においては、電気
的な接続のための信号ピンがその外周部にしか備えられ
ておらず、対応のリード部との兼ね合いからピン数が多
くなってくると、そのチップサイズに比べてパッケージ
が大型化する傾向がある。そして、これを改善するため
にリードのピッチを細かくしたりすると、僅かなズレが
あるような場合でもショートやブリッジが発生すること
になる。これに対して、ＰＧＡのような挿入型のパッケ
ージ（後者のタイプ）においては、当該パッケージの下
面に高密度をもって信号ピンが配置されていることか
ら、用意されるピン数のわりにはパッケージの面積が小
さいけれども、その厚みは相当に大きくなってしまう。
また、部品を実装する際には使用されるプリント配線板
の要所にスルーホールを穿孔せねばならず、特に、前記
のプリント配線板が多層タイプのものであるときには、
部品間等での配線の自由度に制約が生じてくる。
ような難点があった。即ち、ＱＦＰやＴＡＢのようなフ
ラット・パッケージ（前者のタイプ）においては、電気
的な接続のための信号ピンがその外周部にしか備えられ
ておらず、対応のリード部との兼ね合いからピン数が多
くなってくると、そのチップサイズに比べてパッケージ
が大型化する傾向がある。そして、これを改善するため
にリードのピッチを細かくしたりすると、僅かなズレが
あるような場合でもショートやブリッジが発生すること
になる。これに対して、ＰＧＡのような挿入型のパッケ
ージ（後者のタイプ）においては、当該パッケージの下
面に高密度をもって信号ピンが配置されていることか
ら、用意されるピン数のわりにはパッケージの面積が小
さいけれども、その厚みは相当に大きくなってしまう。
また、部品を実装する際には使用されるプリント配線板
の要所にスルーホールを穿孔せねばならず、特に、前記
のプリント配線板が多層タイプのものであるときには、
部品間等での配線の自由度に制約が生じてくる。
【０００４】
【発明が解決しようとする課題】上記されたように、前
記の従来技術においては次のような問題点があった。例
えば、ＱＦＰやＴＡＢのようなフラット・パッケージの
タイプのものにおいては、電気的な接続のための信号ピ
ンの設置場所に制約があり、使用されるピン数が多くな
ると、そのチップサイズに比べてパッケージが大型化す
る傾向が生じ、また、その改善のためにリード・ピッチ
を細かくすると、僅かなズレがあるような場合でもショ
ートやブリッジが発生するという問題点があった。これ
に対して、ＰＧＡのような挿入型パッケージのタイプの
ものにおいては、信号ピンの配置箇所がパッケージの下
面であることから、パッケージの面積は比較的小さくな
るけれどもその厚みは相当に大きくなり、また、部品の
実装に使用されるプリント配線板の要所にスルーホール
を穿孔せねばならず、特に、前記のプリント配線板が多
層タイプのものであるときには、部品間等での配線の自
由度に制約が生じてくるという問題点があった。
記の従来技術においては次のような問題点があった。例
えば、ＱＦＰやＴＡＢのようなフラット・パッケージの
タイプのものにおいては、電気的な接続のための信号ピ
ンの設置場所に制約があり、使用されるピン数が多くな
ると、そのチップサイズに比べてパッケージが大型化す
る傾向が生じ、また、その改善のためにリード・ピッチ
を細かくすると、僅かなズレがあるような場合でもショ
ートやブリッジが発生するという問題点があった。これ
に対して、ＰＧＡのような挿入型パッケージのタイプの
ものにおいては、信号ピンの配置箇所がパッケージの下
面であることから、パッケージの面積は比較的小さくな
るけれどもその厚みは相当に大きくなり、また、部品の
実装に使用されるプリント配線板の要所にスルーホール
を穿孔せねばならず、特に、前記のプリント配線板が多
層タイプのものであるときには、部品間等での配線の自
由度に制約が生じてくるという問題点があった。
【０００５】この発明は上記された問題点を解決するた
めになされたものであり、使用されるピン数が多くなっ
ても、部品や配線間にショートやブリッジが発生するこ
とがなく、部品間等での配線の自由度にも制約が生じな
いような半導体装置を提供することを目的とするもので
ある。
めになされたものであり、使用されるピン数が多くなっ
ても、部品や配線間にショートやブリッジが発生するこ
とがなく、部品間等での配線の自由度にも制約が生じな
いような半導体装置を提供することを目的とするもので
ある。
【０００６】
【課題を解決するための手段】この発明に係る半導体装
置は、少なくとも一対の半導体ＩＣチップ１，２；対を
なす半導体ＩＣチップの隣接対向辺間に備えたチップ間
リード５；および、前記対をなす半導体ＩＣチップの残
余の辺に備えたリード４；を含んでなる半導体装置であ
って：外部と対をなす半導体ＩＣチップとの接続は、前
記対をなす半導体ＩＣチップの残余の辺に備えたリード
によってなされている；ことを特徴とするものである。
置は、少なくとも一対の半導体ＩＣチップ１，２；対を
なす半導体ＩＣチップの隣接対向辺間に備えたチップ間
リード５；および、前記対をなす半導体ＩＣチップの残
余の辺に備えたリード４；を含んでなる半導体装置であ
って：外部と対をなす半導体ＩＣチップとの接続は、前
記対をなす半導体ＩＣチップの残余の辺に備えたリード
によってなされている；ことを特徴とするものである。
【０００７】
【作用】この発明に係る半導体装置は、少なくとも一対
の半導体ＩＣチップ１，２；対をなす半導体ＩＣチップ
の隣接対向辺間に備えたチップ間リード５；および、前
記対をなす半導体ＩＣチップの残余の辺に備えたリード
４；からなる半導体装置であって：外部と対をなす半導
体ＩＣチップとの接続は、前記対をなす半導体ＩＣチッ
プの残余の辺に備えたリードによってなされている；こ
とを特徴とするものである。そして、このような特徴を
もって構成されているために、外部との接続のためのリ
ードの本数に影響をおよぼすことなく、比較的容易な実
装を施しながら省スペースおよび薄型化が実現され、表
面実装を維持しながら部品間等の配線の自由度の確保が
可能にされる。
の半導体ＩＣチップ１，２；対をなす半導体ＩＣチップ
の隣接対向辺間に備えたチップ間リード５；および、前
記対をなす半導体ＩＣチップの残余の辺に備えたリード
４；からなる半導体装置であって：外部と対をなす半導
体ＩＣチップとの接続は、前記対をなす半導体ＩＣチッ
プの残余の辺に備えたリードによってなされている；こ
とを特徴とするものである。そして、このような特徴を
もって構成されているために、外部との接続のためのリ
ードの本数に影響をおよぼすことなく、比較的容易な実
装を施しながら省スペースおよび薄型化が実現され、表
面実装を維持しながら部品間等の配線の自由度の確保が
可能にされる。
【０００８】
【実施例】図１は、この発明に係る半導体装置の実施例
に関する概略的な説明図である。その図１の（Ａ）は、
上記実施例の平面図であり、図１の（Ｂ）は、その一部
分解した側面図である。この図１において、第１ＩＣチ
ップ１および第２ＩＣチップ２が左右に並んで配列され
ている。まず、第１ＩＣチップ１の上辺、左辺および下
辺に設けられたリード４は外部との接続のために用いら
れる。次に、第２ＩＣチップ２の上辺、右辺および下辺
に設けられたリード４も外部との接続のために用いられ
る。第１ＩＣチップ１の右辺と第２ＩＣチップ２の左辺
とはチップ間リード５によって接続されており、主とし
てチップ相互間での信号授受等のために用いられる。な
お、これらのリードの形成については所望の形状・寸法
のリードフレームを用いることによって実行することが
可能であり、チップを含む所要の部位は適当な材質のモ
ールド樹脂３によってモールドされている。
に関する概略的な説明図である。その図１の（Ａ）は、
上記実施例の平面図であり、図１の（Ｂ）は、その一部
分解した側面図である。この図１において、第１ＩＣチ
ップ１および第２ＩＣチップ２が左右に並んで配列され
ている。まず、第１ＩＣチップ１の上辺、左辺および下
辺に設けられたリード４は外部との接続のために用いら
れる。次に、第２ＩＣチップ２の上辺、右辺および下辺
に設けられたリード４も外部との接続のために用いられ
る。第１ＩＣチップ１の右辺と第２ＩＣチップ２の左辺
とはチップ間リード５によって接続されており、主とし
てチップ相互間での信号授受等のために用いられる。な
お、これらのリードの形成については所望の形状・寸法
のリードフレームを用いることによって実行することが
可能であり、チップを含む所要の部位は適当な材質のモ
ールド樹脂３によってモールドされている。
【０００９】ここで、上記実施例の組み立ての態様につ
いて概略的に説明する。まず、第１ＩＣチップ１および
第２ＩＣチップ２の各々は、リード４を含むリードフレ
ームの要所に銀ペースト等の適当な材料をもってダイボ
ンディングされ、また、前記ＩＣチップの相互接続に必
要な端子はチップ間リード５によって接続されて例えば
ワイヤボンディングされている。そして、このように実
装されたものの要所が適当なモールド樹脂３により封止
され、リード４およびチップ間リード５の形状がそれぞ
れに所望のそれに成形されて（例えば、リード４は先端
部下降型に；チップ間リード５は中央部陥没型に）、前
記モールド樹脂３の下面に整合するようにされる。
いて概略的に説明する。まず、第１ＩＣチップ１および
第２ＩＣチップ２の各々は、リード４を含むリードフレ
ームの要所に銀ペースト等の適当な材料をもってダイボ
ンディングされ、また、前記ＩＣチップの相互接続に必
要な端子はチップ間リード５によって接続されて例えば
ワイヤボンディングされている。そして、このように実
装されたものの要所が適当なモールド樹脂３により封止
され、リード４およびチップ間リード５の形状がそれぞ
れに所望のそれに成形されて（例えば、リード４は先端
部下降型に；チップ間リード５は中央部陥没型に）、前
記モールド樹脂３の下面に整合するようにされる。
【００１０】図２は、上記実施例を有効に適用したとき
の対比的な説明図である。その図２の（Ａ）は上記実施
例を適用しなかったときの例示図であり、図２の（Ｂ）
は上記実施例を適用したときの例示図である。まず、図
２の（Ａ）においては、単一のＩＣチップ２１が搭載部
２０上に配置されている。ここでのＩＣチップ２１に関
して用いられるピン数は６００であり、このピンが前記
搭載部２０の４辺に対してそれぞれ０．３ｍｍピッチで
配置されるとすると、このときの搭載部２０としては、
４５ｍｍ×４５ｍｍの方形が必要とされる。そして、ピ
ンの長さが２．５ｍｍのものであるとすると、単一のＩ
Ｃチップ２１について必要な面積は５０ｍｍ×５０ｍｍ
となる。これに対して、図２の（Ｂ）においては、２個
の搭載部２０Ａおよび２０Ｂが設けられており、それぞ
れに対してＩＣチップ２１Ａおよび２１Ｂが実装されて
いる。これら２個のＩＣチップ２１Ａおよび２１Ｂで有
効に使用できるピンの本数は６１６であり、ピンの配置
に利用できる辺の数が７であって、前記と同様に、ピン
の長さが２．５ｍｍであり、そのピッチが０．３ｍｍで
あるとすると、２個のＩＣチップを実装するために必要
な全面積は約３１ｍｍ×６０ｍｍとなり、約２５％程の
面積の節約が可能となる。また、使用される部品が表面
実装構造のものであることから、全体的な薄型化にも資
することになる。
の対比的な説明図である。その図２の（Ａ）は上記実施
例を適用しなかったときの例示図であり、図２の（Ｂ）
は上記実施例を適用したときの例示図である。まず、図
２の（Ａ）においては、単一のＩＣチップ２１が搭載部
２０上に配置されている。ここでのＩＣチップ２１に関
して用いられるピン数は６００であり、このピンが前記
搭載部２０の４辺に対してそれぞれ０．３ｍｍピッチで
配置されるとすると、このときの搭載部２０としては、
４５ｍｍ×４５ｍｍの方形が必要とされる。そして、ピ
ンの長さが２．５ｍｍのものであるとすると、単一のＩ
Ｃチップ２１について必要な面積は５０ｍｍ×５０ｍｍ
となる。これに対して、図２の（Ｂ）においては、２個
の搭載部２０Ａおよび２０Ｂが設けられており、それぞ
れに対してＩＣチップ２１Ａおよび２１Ｂが実装されて
いる。これら２個のＩＣチップ２１Ａおよび２１Ｂで有
効に使用できるピンの本数は６１６であり、ピンの配置
に利用できる辺の数が７であって、前記と同様に、ピン
の長さが２．５ｍｍであり、そのピッチが０．３ｍｍで
あるとすると、２個のＩＣチップを実装するために必要
な全面積は約３１ｍｍ×６０ｍｍとなり、約２５％程の
面積の節約が可能となる。また、使用される部品が表面
実装構造のものであることから、全体的な薄型化にも資
することになる。
【００１１】図３は、上記実施例を構成する一態様の例
示図である。まず、図３の（Ａ）において、０．１５ｍ
ｍ程度の厚みの銅合金の薄板を用いて、後述のＩＣチッ
プ間がリードで連結された状態になる所定のリードフレ
ーム３１が打ち抜きやエッチング等によって生成され
る。そして、このように生成されたリードフレーム３１
に対して１μ程度の厚みの電解ニッケル・メッキを施
す。次に、図３の（Ｂ）において、銀ペーストを用いて
ＩＣチップ１，２のダイボンディングを行い、また、金
ワイヤによるワイヤボンディングでＩＣチップ１，２と
リードフレーム３１との接続をする。これに続く図３の
（Ｃ）において、エポキシ系の樹脂を用いてリードフレ
ーム３１上のＩＣチップ１，２に対する射出成形式の樹
脂モールド３を施す。そして、この樹脂モールド処理の
終了後に、リードフレーム３１の露出部に対して電解ス
ズ・メッキを施す。最後の図３の（Ｄ）において、タイ
バー、フレームによりパッケージを切断する。リード４
およびチップ間リード５の所望の成形（フォーミング）
を行う。なお、ここでの各リードの高さはＩＣパッケ−
ジ（半導体装置）の裏面に整合するようにされる。
示図である。まず、図３の（Ａ）において、０．１５ｍ
ｍ程度の厚みの銅合金の薄板を用いて、後述のＩＣチッ
プ間がリードで連結された状態になる所定のリードフレ
ーム３１が打ち抜きやエッチング等によって生成され
る。そして、このように生成されたリードフレーム３１
に対して１μ程度の厚みの電解ニッケル・メッキを施
す。次に、図３の（Ｂ）において、銀ペーストを用いて
ＩＣチップ１，２のダイボンディングを行い、また、金
ワイヤによるワイヤボンディングでＩＣチップ１，２と
リードフレーム３１との接続をする。これに続く図３の
（Ｃ）において、エポキシ系の樹脂を用いてリードフレ
ーム３１上のＩＣチップ１，２に対する射出成形式の樹
脂モールド３を施す。そして、この樹脂モールド処理の
終了後に、リードフレーム３１の露出部に対して電解ス
ズ・メッキを施す。最後の図３の（Ｄ）において、タイ
バー、フレームによりパッケージを切断する。リード４
およびチップ間リード５の所望の成形（フォーミング）
を行う。なお、ここでの各リードの高さはＩＣパッケ−
ジ（半導体装置）の裏面に整合するようにされる。
【００１２】
【発明の効果】以上詳細に説明されたように、この発明
に係る半導体装置は、少なくとも一対の半導体ＩＣチッ
プ１，２；対をなす半導体ＩＣチップの隣接対向辺間に
備えたチップ間リード５；および、前記対をなす半導体
ＩＣチップの残余の辺に備えたリード４；からなる半導
体装置であって：外部と対をなす半導体ＩＣチップとの
接続は、前記対をなす半導体ＩＣチップの残余の辺に備
えたリードによってなされている；ことを特徴とするも
のである。そして、この発明は上述のような特徴をもっ
て構成されているために、外部との接続のためのリード
の本数に影響をおよぼすことなく、比較的容易な実装を
施しながら省スペースおよび薄型化が実現され、表面実
装を維持しながら部品間等の配線の自由度が確保され
る。
に係る半導体装置は、少なくとも一対の半導体ＩＣチッ
プ１，２；対をなす半導体ＩＣチップの隣接対向辺間に
備えたチップ間リード５；および、前記対をなす半導体
ＩＣチップの残余の辺に備えたリード４；からなる半導
体装置であって：外部と対をなす半導体ＩＣチップとの
接続は、前記対をなす半導体ＩＣチップの残余の辺に備
えたリードによってなされている；ことを特徴とするも
のである。そして、この発明は上述のような特徴をもっ
て構成されているために、外部との接続のためのリード
の本数に影響をおよぼすことなく、比較的容易な実装を
施しながら省スペースおよび薄型化が実現され、表面実
装を維持しながら部品間等の配線の自由度が確保され
る。
【図１】 この発明に係る半導体装置の実施例に関する
概略的な説明図である。
概略的な説明図である。
【図２】 上記実施例を有効に適用したときの対比的な
説明図である。
説明図である。
【図３】 上記実施例を構成する一態様の例示図であ
る。
る。
１：第１ＩＣチップ； ２：第２ＩＣチップ； ３：モールド樹脂； ４：リード； ５：チップ間リード。
Claims (1)
- 【請求項１】少なくとも一対の半導体ＩＣチップ；対を
なす半導体ＩＣチップの隣接対向辺間に備えたチップ間
リード；および、 前記対をなす半導体ＩＣチップの残余の辺に備えたリー
ド；を含んでなる半導体装置であって：外部と対をなす
半導体ＩＣチップとの接続は、前記対をなす半導体ＩＣ
チップの残余の辺に備えたリードによってなされてい
る；ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4277746A JPH06112400A (ja) | 1992-09-24 | 1992-09-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4277746A JPH06112400A (ja) | 1992-09-24 | 1992-09-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112400A true JPH06112400A (ja) | 1994-04-22 |
Family
ID=17587757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4277746A Pending JPH06112400A (ja) | 1992-09-24 | 1992-09-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112400A (ja) |
-
1992
- 1992-09-24 JP JP4277746A patent/JPH06112400A/ja active Pending
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