JPH0334357A - 半導体搭載装置 - Google Patents
半導体搭載装置Info
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- JPH0334357A JPH0334357A JP1168391A JP16839189A JPH0334357A JP H0334357 A JPH0334357 A JP H0334357A JP 1168391 A JP1168391 A JP 1168391A JP 16839189 A JP16839189 A JP 16839189A JP H0334357 A JPH0334357 A JP H0334357A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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-
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（＃東上の利用分野〉
本発明は、プリント配線板に実装される半導体搭載装置
に関し、特に入出力端子として利用しないアウターリー
ド、所謂あきビンをプリント配線板の回路の一部として
利用する半導体搭載装置に関するものである。
に関し、特に入出力端子として利用しないアウターリー
ド、所謂あきビンをプリント配線板の回路の一部として
利用する半導体搭載装置に関するものである。
（従来の技術）
近年の電子機器の高ａｔ能化は、同一容積でどれだけ多
くの部品を搭載できるかを決める高密度実装技術に負う
ところが大きい、半導体搭載装置においては、実装密度
を上げるため、入出力端子となるアウターリードのピッ
チを狭くシ、アウターリードの数を増やすことで高密度
実装を可能にしている。このリードピッチやピン数は、
半導体搭載装置に汎用性を持たせ、半導体搭載装置の自
動実装を可能にするため１日本電子機械工業規格にその
標準値が定められている１例えば集積回路外形遊間クワ
ッドフラットパッケージ（ＩＣ−７４−４−１９８６）
では、１４ ｍ ｍｏの外形サイズのもので、１．０ｍ
ｍリードピッチで５２ピン、０．８ｍｍピッチで６４ビ
ン、０．６５ピツチで８０ピンとなっており、本規格で
は最大４０ｍｍ０．２４０ビンまでのものが標準化され
ている。最近では、このモノシリツクのパッケージ外形
規格に合わせて、半導体ｔｉｅ装置が製造されることが
多い。
くの部品を搭載できるかを決める高密度実装技術に負う
ところが大きい、半導体搭載装置においては、実装密度
を上げるため、入出力端子となるアウターリードのピッ
チを狭くシ、アウターリードの数を増やすことで高密度
実装を可能にしている。このリードピッチやピン数は、
半導体搭載装置に汎用性を持たせ、半導体搭載装置の自
動実装を可能にするため１日本電子機械工業規格にその
標準値が定められている１例えば集積回路外形遊間クワ
ッドフラットパッケージ（ＩＣ−７４−４−１９８６）
では、１４ ｍ ｍｏの外形サイズのもので、１．０ｍ
ｍリードピッチで５２ピン、０．８ｍｍピッチで６４ビ
ン、０．６５ピツチで８０ピンとなっており、本規格で
は最大４０ｍｍ０．２４０ビンまでのものが標準化され
ている。最近では、このモノシリツクのパッケージ外形
規格に合わせて、半導体ｔｉｅ装置が製造されることが
多い。
（発明が解決しようとする課８）
ところか、２４０ビンまでのビン数が全て整っている訳
ではないため、標準化された半導体搭載装置においては
、全てのアウターリードを入出力端子として利用するこ
とはなく、必ずあきビンが存在している。（第４図にそ
の一例を示す、９゜２４番ビンがあきビンとなっている
。）一方、このような半導体搭載装置が実装されるプリ
ント配線板は、半導体搭ａＳＷ同様、高密度実装が要求
されるものの１例えば１４ｍｍ０サイズの０．６５ｍｍ
ピッチのクワッドフラットパッケージを実装する場合Ｃ
は、実装用パッドの間隔が非常に狭くなり、この間には
配線を通すことか不可能となってしまう、その結果、配
線の自由度が著しく制限され、高密度な配線が困難であ
った。
ではないため、標準化された半導体搭載装置においては
、全てのアウターリードを入出力端子として利用するこ
とはなく、必ずあきビンが存在している。（第４図にそ
の一例を示す、９゜２４番ビンがあきビンとなっている
。）一方、このような半導体搭載装置が実装されるプリ
ント配線板は、半導体搭ａＳＷ同様、高密度実装が要求
されるものの１例えば１４ｍｍ０サイズの０．６５ｍｍ
ピッチのクワッドフラットパッケージを実装する場合Ｃ
は、実装用パッドの間隔が非常に狭くなり、この間には
配線を通すことか不可能となってしまう、その結果、配
線の自由度が著しく制限され、高密度な配線が困難であ
った。
そのため、特に狭ピツチリードの半導体搭載装置が数多
く実装されるプリント配線板にあっては、実装…バッド
の間に配線を通すことができれば２層配線でよいところ
を４層配ｍ或いは６屑配線としなければならず、非常に
高価なものとなっていた。
く実装されるプリント配線板にあっては、実装…バッド
の間に配線を通すことができれば２層配線でよいところ
を４層配ｍ或いは６屑配線としなければならず、非常に
高価なものとなっていた。
以りの課題を解決すべく、本発明者等が鋭意研究を重ね
た結果、プリント配線板に形成しきれない回路（配線）
を、半導体搭載装置のあきビンを短絡させることによっ
て″４Ｉ−導体ＰＳ藏装置に形成することで、プリント
配線板の配線負荷を軽減し得ることを新規に知見し、本
発明を完成したのである。
た結果、プリント配線板に形成しきれない回路（配線）
を、半導体搭載装置のあきビンを短絡させることによっ
て″４Ｉ−導体ＰＳ藏装置に形成することで、プリント
配線板の配線負荷を軽減し得ることを新規に知見し、本
発明を完成したのである。
そして本発明の目的とするところは、プリント配線板の
配線の自由度を高め、最適な層数の安価なプリント配線
板の利用を可能とする半導体搭載装置を提供することに
ある。
配線の自由度を高め、最適な層数の安価なプリント配線
板の利用を可能とする半導体搭載装置を提供することに
ある。
（３Ｂ？解決するための手段）
以上の課題を解決するために本発明の採った手段は。
ｒプリント配線板（２０）に実装される半導体ｇ＠装置
であって。
であって。
少なくとも１組のアウターリード（１１）が短絡され、
これがプリント配線板（２０）の回路（２１）を構成し
ていることを特徴とする半導体ｗＳｉ！装！！ｔ（１０
）Ｊである。
これがプリント配線板（２０）の回路（２１）を構成し
ていることを特徴とする半導体ｗＳｉ！装！！ｔ（１０
）Ｊである。
上述の本発明が採った手段を図面に示し、具体例に従っ
て以下詳細に説明する。
て以下詳細に説明する。
第１図は本発明が採った手段によって実現された半導体
搭載装置（１０）をプリント配線板（２０）上に実装し
た状態を示す図である。この図において、半導体格４１
装置（ｌＯ）は３つの半導体（１２）を搭載する混成集
積回路装置となっており、アウターリード（１１）の４
．８．１Ｏ１１８，２５番ピンが入出力端子として利用
されないあきビンとなっている。
搭載装置（１０）をプリント配線板（２０）上に実装し
た状態を示す図である。この図において、半導体格４１
装置（ｌＯ）は３つの半導体（１２）を搭載する混成集
積回路装置となっており、アウターリード（１１）の４
．８．１Ｏ１１８，２５番ピンが入出力端子として利用
されないあきビンとなっている。
一方、プリント配線板（２０）には回路（２１）が形成
されているが、半導体搭載装２１（ｔｏ）のアウターリ
ード（１１）が狭ピッチのため、実装用バッド（２２）
の間に回路（２りを形成することができず、半導体塔ｊ
ｌＬ装訝（１０）実装領域の配線の自由度が著しく制限
されている。
されているが、半導体搭載装２１（ｔｏ）のアウターリ
ード（１１）が狭ピッチのため、実装用バッド（２２）
の間に回路（２りを形成することができず、半導体塔ｊ
ｌＬ装訝（１０）実装領域の配線の自由度が著しく制限
されている。
そのため、必要に応じて４．８．１０番ビンを短絡させ
、さらに他に１８．２５番ピンを短絡させ、プリント配
線板（２０）の回路（２１）の一部なａ威している。
、さらに他に１８．２５番ピンを短絡させ、プリント配
線板（２０）の回路（２１）の一部なａ威している。
ここで半導体格ｉ１．装置（１０）は、ワンチップのモ
ノシリツクパッケージでもよく、さらにその装置として
の形態は、本図に示すＱ Ｆ Ｐ （ＱｕａｄＦｌａｔ
Ｐａｃ、ｋａｇｅ）に限らず、 Ｄ Ｉ Ｐ （Ｄｕ
ａｌ Ｉｎ１ｉｎｅＰａｒ、ｋａｇｅ）、 Ｓ ＯＰ
（Ｓｍａｌｌ ０ｕｔｌｉｎｅ Ｐａｃｋａｇ
ｅ） 、Ｐ Ｇ Ａ （Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ
）等いずれの形態でもよい。
ノシリツクパッケージでもよく、さらにその装置として
の形態は、本図に示すＱ Ｆ Ｐ （ＱｕａｄＦｌａｔ
Ｐａｃ、ｋａｇｅ）に限らず、 Ｄ Ｉ Ｐ （Ｄｕ
ａｌ Ｉｎ１ｉｎｅＰａｒ、ｋａｇｅ）、 Ｓ ＯＰ
（Ｓｍａｌｌ ０ｕｔｌｉｎｅ Ｐａｃｋａｇ
ｅ） 、Ｐ Ｇ Ａ （Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ
）等いずれの形態でもよい。
また、あきビンを短絡させる手段は、半導体搭載装置（
１０）ｈであきビンを短絡させることができるものであ
れば、Ｃｕ、Ａｇ−Ｐｄ、Ｗ、Ｍｏの配線、ソードフレ
ーム、金！！’Ｊのいずれか、またはこれらの組み合わ
せ淳でもよく、短絡させる箇所は必安に応じていくつで
あってもよい。
１０）ｈであきビンを短絡させることができるものであ
れば、Ｃｕ、Ａｇ−Ｐｄ、Ｗ、Ｍｏの配線、ソードフレ
ーム、金！！’Ｊのいずれか、またはこれらの組み合わ
せ淳でもよく、短絡させる箇所は必安に応じていくつで
あってもよい。
すなわち４２ビン以上のあきビンが存在し、それか短絡
され、プリント配線板（２０）ヒに半導体搭載装置（１
（Ｄとして実装されるものであれば良い。
され、プリント配線板（２０）ヒに半導体搭載装置（１
（Ｄとして実装されるものであれば良い。
（発明の作用）
本発明が以上のような手段を採ることで、プリント配線
＆（２０）の回路（２１）の配線の自由度を、従来無駄
で利用されなかったあきビンを短絡させることで高め、
プリント配線板（２０）の暦数を最小限にとどめる作用
かある。
＆（２０）の回路（２１）の配線の自由度を、従来無駄
で利用されなかったあきビンを短絡させることで高め、
プリント配線板（２０）の暦数を最小限にとどめる作用
かある。
（実施例）
次に本発明を図面に示した各実施例に従って詳細に説明
する。
する。
″Ｌ東勇ｊ−
第１図は１本発明の第１実施例に係る半導体搭載装置（
１０）を示すものであり、アウターリード（１１）はＱ
ＦＰタイプの外形から突出するものである。 この半導
体搭載装置（１口）は、プリント配線板（２０）上に実
装され、４．８．６番ピンの１組と１８．２５＃ｒピン
の１組、計２１１のアラターリ−１’ （１１）が短絡
され、プリント配線板（２０）の回路（２１）の一部と
して利用されている。
１０）を示すものであり、アウターリード（１１）はＱ
ＦＰタイプの外形から突出するものである。 この半導
体搭載装置（１口）は、プリント配線板（２０）上に実
装され、４．８．６番ピンの１組と１８．２５＃ｒピン
の１組、計２１１のアラターリ−１’ （１１）が短絡
され、プリント配線板（２０）の回路（２１）の一部と
して利用されている。
他のアウターリード（１１）は、本来の半導体搭載装置
（Ｉｌｌ）の入出力端子として使用されているものであ
る。
（Ｉｌｌ）の入出力端子として使用されているものであ
る。
半導体＃５載装置（ＩＱ）の配線基板としては、プリン
ト配線板（２０）と同一材質であるガラストリアジン基
板が採用され、８層構造となっている。あきビンを短絡
させる結線（１３）は銅箔からなり、結線（１３）とア
ウターリード（１１）とはスルーホール（１４）を通し
て電気的に接続されている。あきビンを短絡させること
により、この半導体搭載装置ｉ（１０）が実装されるプ
リント配線板（２０）の配線負荷を軽減している。
ト配線板（２０）と同一材質であるガラストリアジン基
板が採用され、８層構造となっている。あきビンを短絡
させる結線（１３）は銅箔からなり、結線（１３）とア
ウターリード（１１）とはスルーホール（１４）を通し
て電気的に接続されている。あきビンを短絡させること
により、この半導体搭載装置ｉ（１０）が実装されるプ
リント配線板（２０）の配線負荷を軽減している。
実ＬＱ生２
第２図は、本発明の第２実施例に係る半導体搭載装ｆｆ
ｌ （１０）を採用したマルチチップバラケージを示す
ものである。
ｌ （１０）を採用したマルチチップバラケージを示す
ものである。
ここでアウターリード（目）を形成する１８．２５番ビ
ンか、半導体（１２）搭ｌＩＬ用のグイパッド（１５）
を通してつながっており、短絡されている。
ンか、半導体（１２）搭ｌＩＬ用のグイパッド（１５）
を通してつながっており、短絡されている。
本図は、半導体（１２）￥装置にトランスファーモール
ドされ、標準外形の半導体パッケージになるものであり
、最終的な外形は図中点線で示すようになる。
ドされ、標準外形の半導体パッケージになるものであり
、最終的な外形は図中点線で示すようになる。
本構造により、この半導体搭載装置（１０）が実装され
るプリント配線板（２０）の配線の自由度を高めている
。
るプリント配線板（２０）の配線の自由度を高めている
。
ｌ薯ユ
第３図は１本発明の第３実施例に係る半導体搭載装置！
（１０）を採用したモノシリツクパッケージを示すも
のである。
（１０）を採用したモノシリツクパッケージを示すも
のである。
ここでアウターリード（１１）を形成する１、１８番ビ
ンが、半導体（＋２）実装の際のワイヤーボンディング
による金ｊａ（１６）によって、短絡されている。
ンが、半導体（＋２）実装の際のワイヤーボンディング
による金ｊａ（１６）によって、短絡されている。
、を図は第２￥施例と同様、半導体（＋２）実装後にト
ランスファーモールドされ、標準外形の半導体パッケー
ジになるものであり、最終的な外形は図中点線で示すよ
うになる。
ランスファーモールドされ、標準外形の半導体パッケー
ジになるものであり、最終的な外形は図中点線で示すよ
うになる。
本構造により、あきビンを金線（１６）てＳ単に結線し
、この半導体搭載装置！ｔ（１０）が実装されるプリン
ト配線板（２０）の配線の自由度を高めている。
、この半導体搭載装置！ｔ（１０）が実装されるプリン
ト配線板（２０）の配線の自由度を高めている。
（発明の効果）
以と詳述したように、本発明に係る半導体搭載装置は、
「プリント配線板に実装される半導体搭載装置であって
、少なくとも１組のアウターリードか短絡され、プリン
ト配線板の回路を構成していること１を特徴とするもの
であり、これにより、この半導体装置が実装されるプリ
ント配線板の配線１１／Ｊを軽減することがてき、プリ
ント配線板の配線の自由度を高めることを可能とするも
のである。
「プリント配線板に実装される半導体搭載装置であって
、少なくとも１組のアウターリードか短絡され、プリン
ト配線板の回路を構成していること１を特徴とするもの
であり、これにより、この半導体装置が実装されるプリ
ント配線板の配線１１／Ｊを軽減することがてき、プリ
ント配線板の配線の自由度を高めることを可能とするも
のである。
すなわち、従来入出力端子として利用されていなかった
アウターリード、所謂あきピンを短絡させることで、こ
の半導体搭ａ？ｅＸが実装されるプリント配線板の暦数
やバイアホール数を減らし。
アウターリード、所謂あきピンを短絡させることで、こ
の半導体搭ａ？ｅＸが実装されるプリント配線板の暦数
やバイアホール数を減らし。
半導体格１１！装置の実装された最適な暦数の安価なプ
リント配線基板としてのシステムを構成するものであり
１本発明に係る半導体搭載装置とプリント配線板とから
な′るシステムは、総合的には配線数も減るため、信頼
性の高いシステムとなる。
リント配線基板としてのシステムを構成するものであり
１本発明に係る半導体搭載装置とプリント配線板とから
な′るシステムは、総合的には配線数も減るため、信頼
性の高いシステムとなる。
第１図は本発明に係る半導体搭？！、装置をプリント配
線板に実装した状態を示す平面図、第２図及び第３図は
本発明に係る別の半導体搭載装置を示す平面図、第４図
は従来の半導体搭載装置を示す平面図である。 符号の説明 １０−・・半導体搭載装置、１１・・・アウターリード
、Ｉ２・・・半導体、 １３・・・結線、ｌ ４−・・
スルーホール、１５・・・ダイパッド、１６−・・金線
、２０・・・プリント配線板、２１−・・回路、２２−
・・実装用バッド。 以 と
線板に実装した状態を示す平面図、第２図及び第３図は
本発明に係る別の半導体搭載装置を示す平面図、第４図
は従来の半導体搭載装置を示す平面図である。 符号の説明 １０−・・半導体搭載装置、１１・・・アウターリード
、Ｉ２・・・半導体、 １３・・・結線、ｌ ４−・・
スルーホール、１５・・・ダイパッド、１６−・・金線
、２０・・・プリント配線板、２１−・・回路、２２−
・・実装用バッド。 以 と
Claims (1)
- 【特許請求の範囲】 プリント配線板に実装される半導体搭載装置であって、 少なくとも１組のアウターリードが短絡され、プリント
配線板の回路を構成していることを特徴とする半導体搭
載装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168391A JPH0334357A (ja) | 1989-06-29 | 1989-06-29 | 半導体搭載装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168391A JPH0334357A (ja) | 1989-06-29 | 1989-06-29 | 半導体搭載装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334357A true JPH0334357A (ja) | 1991-02-14 |
Family
ID=15867246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1168391A Pending JPH0334357A (ja) | 1989-06-29 | 1989-06-29 | 半導体搭載装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334357A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5412157A (en) * | 1992-07-17 | 1995-05-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6128788A (en) * | 1996-10-30 | 2000-10-10 | Kazuo Yamazaki | Water closet and nursing bed device with same |
| JP2006313876A (ja) * | 2005-04-04 | 2006-11-16 | Matsushita Electric Ind Co Ltd | リードフレームおよび半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5832656B2 (ja) * | 1976-10-20 | 1983-07-14 | 三菱電機株式会社 | 超音波探触子装置 |
-
1989
- 1989-06-29 JP JP1168391A patent/JPH0334357A/ja active Pending
Patent Citations (1)
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