JPH06112102A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPH06112102A JPH06112102A JP28397392A JP28397392A JPH06112102A JP H06112102 A JPH06112102 A JP H06112102A JP 28397392 A JP28397392 A JP 28397392A JP 28397392 A JP28397392 A JP 28397392A JP H06112102 A JPH06112102 A JP H06112102A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- alignment
- contact
- alignment pattern
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置に係わり、
詳しくはウエハアライメントパターンを改良した半導体
装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device,
Specifically, it relates to a semiconductor device having an improved wafer alignment pattern.
【０００２】[0002]
【従来の技術】マスク合せ（マスクアライメント）は前
のパターンと次のパターンの位置関係を正確に合せる作
業で、ＬＳＩの製造工程では多種類のパターンが用いら
れることから、極めて重要なプロセスであり、このうち
ウエハアライメントではウエハに対して位置関係を合せ
ることが行われる。2. Description of the Related Art Mask alignment (mask alignment) is a work for accurately aligning the positional relationship between a previous pattern and a next pattern, and is a very important process because many types of patterns are used in the LSI manufacturing process. Of these, in the wafer alignment, the positional relationship with the wafer is adjusted.
【０００３】高温スパッタ法は、５００°Ｃまでウエハ
を加熱しながらＡｌＳｉ合金をスパッタ蒸着し、ＡｌＳ
ｉ膜をコンタクトホールに流し込んで平滑化とコンタク
ト部のＡｌカバレッジを確保するもので、簡便なコンタ
クトプラグ技術として注目されている。特に、ＵＬＳＩ
の多層配線プロセスにおいては、寸法ルールの微細化に
伴い、深くて狭い（アスペクト比の高い）接続孔の配線
材料による埋め込みが重要な課題になっており、これを
達成する技術としてＡｌ合金の高温スパッタが有望であ
る。In the high temperature sputtering method, an AlSi alloy is sputter-deposited while heating the wafer to 500 ° C.
The i film is poured into a contact hole to ensure smoothness and Al coverage in the contact portion, and is attracting attention as a simple contact plug technique. Especially ULSI
In the multi-layer wiring process, as the dimension rule becomes finer, it is an important issue to bury deep and narrow (high aspect ratio) connecting holes with the wiring material. Spatter is promising.
【０００４】[0004]
【発明が解決しようとする課題】ところで、例えば上記
高温スパッタの工程を含んでＬＳＩを製造する場合、そ
の欠点の１つにＡｌコンタクトで形成されるウエハアラ
イメントマークが高温スパッタ後に検出できなくなると
いう問題点があった。By the way, for example, when an LSI is manufactured by including the above-mentioned high temperature sputtering process, one of its drawbacks is that the wafer alignment mark formed by the Al contact cannot be detected after the high temperature sputtering. There was a point.
【０００５】ここで、アライメントマークの構造を具体
的に説明する。図８は従来のアライメントマークの平面
図であり、この図に示すようにアライメントマーク１は
ウエハ上で短辺２〜３μｍ、長辺２〜数１０μｍの正方
形あるいは長方形で、これが一定間隔で配置されてい
る。図９はアライメントマーク１のＡ−Ａ’断面図であ
る。図９において、１１はシリコン基板、１２は層間絶
縁膜、１３はバリアメタル（例えば、Ｔｉ／ＴｉＯＮ／
Ｔｉ）、１４はＡｌＳｉである。このような構造の通常
のアライメントマーク１では、Ａｌはフローされ、Ａｌ
コンタクトパターンの段差が消失してＡｌ配線パターン
をＡｌコンタクトに合せることが不可能になっていた。Here, the structure of the alignment mark will be specifically described. FIG. 8 is a plan view of a conventional alignment mark. As shown in FIG. 8, the alignment mark 1 is a square or rectangle having a short side of 2 to 3 μm and a long side of 2 to several tens of μm on a wafer, which are arranged at regular intervals. ing. FIG. 9 is a sectional view of the alignment mark 1 taken along the line 9-9. In FIG. 9, 11 is a silicon substrate, 12 is an interlayer insulating film, and 13 is a barrier metal (for example, Ti / TiON /
Ti) and 14 are AlSi. In the normal alignment mark 1 having such a structure, Al flows and Al
The step of the contact pattern disappears, making it impossible to match the Al wiring pattern with the Al contact.
【０００６】一方、上記不具合を防止するために、例え
ばウエハのＯ．Ｆ（Orientation F-lat）に対してラフ
にアライメントを行い、スクライブ線のみを開孔したレ
ジストパターンニングを行って、これをマスクにＡｌを
エッチングしてスクライブ線上に存在するウエハアライ
メントマークを露呈させる方法が一般的に使用されてい
る。しかし、この方法によると、１層のＡｌの配線を形
成するのに２回のリソグラフィー工程を必要とするの
で、Ａｌ配線が多層になると、ＴＡＴ（Turn aroundTim
e：開発期間）の増加、ウエハコストの上昇などの新た
な問題点が発生する。On the other hand, in order to prevent the above problems, for example, the O.D. Rough alignment is performed with respect to F (Orientation F-lat), resist patterning in which only scribe lines are opened is performed, and Al is etched using this as a mask to expose the wafer alignment marks existing on the scribe lines. The method is commonly used. However, according to this method, two lithography steps are required to form one layer of Al wiring, so that when the Al wiring has multiple layers, TAT (Turn around Tim
e: New problems such as increase in development period) and increase in wafer cost will occur.
【０００７】そこで本発明は、工程の増加なしに、高温
スパッタ後もウエハアライメントマークを検出可能にし
てＡｌ配線のパターンニングができる半導体装置を提供
することを目的としている。Therefore, an object of the present invention is to provide a semiconductor device capable of detecting a wafer alignment mark even after high temperature sputtering and patterning an Al wiring without increasing the number of steps.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するた
め、本発明による半導体装置は、半導体基板上に、少な
くとも高温スパッタ工程を含んでＡｌコンタクトなどで
ウエハアライメントパターンが形成される半導体装置に
おいて、前記ウエハアライメントパターンは、本来のウ
エハアライメントマークの外側あるいは内側の少なくと
も一方に補助パターンを設けて形成されることを特徴と
する。In order to achieve the above object, a semiconductor device according to the present invention is a semiconductor device in which a wafer alignment pattern is formed on a semiconductor substrate by an Al contact or the like including at least a high temperature sputtering step. The wafer alignment pattern is formed by providing an auxiliary pattern on at least one of the outside and the inside of the original wafer alignment mark.
【０００９】また、好ましい態様として、前記補助パタ
ーンは、Ａｌコンタクトの最小ルールを用いて形成され
ることを特徴とする。前記ウエハアライメントパターン
は、ＬＯＣＯＳあるいはポリ配線上に配置されることを
特徴とする。前記ウエハアライメントパターンは、Ａｌ
配線専用のアライメントパターンと、Ａｌ配線以外のパ
ターンニングのための通常のアライメントパターンとに
別々に形成されることを特徴とする。In a preferred aspect, the auxiliary pattern is formed by using the minimum rule of Al contact. The wafer alignment pattern is arranged on LOCOS or poly wiring. The wafer alignment pattern is Al
It is characterized in that an alignment pattern dedicated to wiring and a normal alignment pattern for patterning other than Al wiring are separately formed.
【００１０】[0010]
【作用】本発明では、本来のウエハアライメントマーク
の外側あるいは内側の少なくとも一方に補助パターンが
形成される。これにより、補助パターンのＡｌコンタク
ト中にＡｌＳｉが流れ込み、アライメントパターンの端
部でＡｌカバレッジが悪化し、結果的に下地のＡｌコン
タクトアライメントマークが露呈して高温スパッタ後も
アライメント信号の検出が可能になる。したがって、工
程の増加なしに、高温スパッタ法で形成したＡｌ配線の
パターンニングができる。In the present invention, the auxiliary pattern is formed on at least one of the outer side and the inner side of the original wafer alignment mark. As a result, AlSi flows into the Al contact of the auxiliary pattern, Al coverage deteriorates at the edge of the alignment pattern, and as a result, the underlying Al contact alignment mark is exposed and the alignment signal can be detected even after high temperature sputtering. Become. Therefore, it is possible to pattern the Al wiring formed by the high temperature sputtering method without increasing the number of steps.
【００１１】[0011]
【実施例】以下、本発明に係る半導体装置の実施例につ
いて説明する。第１実施例 図１は本実施例のプロセスによって製造された半導体装
置（例えば、半導体メモリ）の断面図である。図１にお
いて、２１はシリコン基板、２２はＬＯＣＯＳの厚い酸
化膜（ＳｉＯ2）、２３は層間絶縁膜である。Embodiments of the semiconductor device according to the present invention will be described below. First Embodiment FIG. 1 is a sectional view of a semiconductor device (for example, a semiconductor memory) manufactured by the process of this embodiment. In FIG. 1, 21 is a silicon substrate, 22 is a thick oxide film (SiO 2 ) of LOCOS, and 23 is an interlayer insulating film.
【００１２】通常のウエハプロセスでは、まず素子分離
をＬＯＣＯＳ法を用いて行い、ゲート酸化膜形成後にト
ランジスタゲート電極をポリサイド（Polycide）等で形
成する。なお、ポリサイドは多結晶Ｓｉの安定性とシリ
サイドの低抵抗性を同時に満たす構造で、これらを２層
にしたものである。次いで、ＬＯＣＯＳ、ゲート電極を
マスクに不純物をシリコン基板２１中にイオン注入し、
熱処理を施して拡散層を形成する。これでトランジスタ
が完成する。スクライブラインは図１のように、通常は
アクティブ領域にあり、この領域に複数のアライメント
パターン３１が設けられている。なお、アライメントマ
ークはＬＯＣＯＳ上にあってもよい。In a normal wafer process, element isolation is first performed by using a LOCOS method, and after forming a gate oxide film, a transistor gate electrode is formed by polycide or the like. Incidentally, polycide has a structure that simultaneously satisfies the stability of polycrystalline Si and the low resistance of silicide, and these are two layers. Then, impurities are ion-implanted into the silicon substrate 21 using the LOCOS and the gate electrode as a mask,
Heat treatment is performed to form a diffusion layer. This completes the transistor. The scribe line is normally in an active area as shown in FIG. 1, and a plurality of alignment patterns 31 are provided in this area. The alignment mark may be on LOCOS.
【００１３】次いで、トランジスタの電極を取り出すた
めに層間絶縁膜２３をＳｉＯ2、ＢＰＳＧ、ＰＳＧ又は
これらの複合膜で形成した後（膜厚は数１００ｎｍ）、
Ａｌコンタクトのパターンニングを行う。このとき、ス
クライブライン内では複数のアライメントパターン３１
が形成されているが、アライメントパターン３１は図１
のような凸形状に限らず、凹形状でもよい。Next, after forming an interlayer insulating film 23 of SiO 2 , BPSG, PSG or a composite film thereof for taking out the electrode of the transistor (the film thickness is several 100 nm),
Pattern the Al contacts. At this time, a plurality of alignment patterns 31 are formed in the scribe line.
Although the alignment pattern 31 is formed in FIG.
The concave shape is not limited to the above convex shape.
【００１４】この場合、アライメントパターン３１はシ
リコン基板２１上で短辺２〜３μｍ、長辺２〜数１０μ
ｍの正方形あるいは長方形で一定間隔に配置されてい
る。次いで、バリアメタルとしてＴｉ／ＴｉＯＮ／Ｔｉ
等をスパッタ法、ＣＶＤ法で数１０ｎｍの厚さだけ形成
した後、ＡｌＳｉを５００°Ｃ前後の高温状態にウエハ
（シリコン基板２１）を置いてスパッタする。In this case, the alignment pattern 31 has a short side of 2 to 3 μm and a long side of 2 to several tens of μm on the silicon substrate 21.
m squares or rectangles are arranged at regular intervals. Next, Ti / TiON / Ti as barrier metal
Etc. are formed to a thickness of several tens nm by a sputtering method or a CVD method, and then AlSi is sputtered by placing the wafer (silicon substrate 21) in a high temperature state of about 500 ° C.
【００１５】ここで、前述した図９に示す従来のアライ
メントパターンであれば、Ａｌはフローされ、Ａｌコン
タクトパターンの段差が消失してＡｌ配線パターンをＡ
ｌコンタクトに合せることが不可能であった。なお、ア
ライメントパターンとしては、ＬＯＣＯＳ、ゲート電極
でも形成できるが、高温Ａｌスパッタで表面が平坦化さ
れてアライメント信号を検出できなくなるのは、Ａｌコ
ンタクトと同様である。Here, in the case of the conventional alignment pattern shown in FIG. 9 described above, Al is flown, the step of the Al contact pattern disappears, and the Al wiring pattern A is formed.
It was impossible to match the l-contact. Although the LOCOS and the gate electrode can be formed as the alignment pattern, it is the same as the Al contact that the alignment signal cannot be detected because the surface is flattened by the high temperature Al sputtering.
【００１６】これに対して、本発明では、まず第１のア
ライメントパターンを第１実施例として図２、３に示す
ように、本来のウエハアライメントパターンの内側に補
助パターンを設けて対処している。すなわち、図２はア
ライメントパターンの平面図であり、この図に示すよう
に本来のアライメントパターン３１は、その内側にＡｌ
コンタクトの補助パターン３１Ｈを形成した構成になっ
ている。補助パターン３１Ｈは、正方形のアライメント
パターン３１と同様に正方形で、その線幅はＡｌコンタ
クトの最小ルールで本来のＡｌコンタクトサイズと同程
度になっている。On the other hand, in the present invention, first, as the first alignment pattern as the first embodiment, as shown in FIGS. 2 and 3, an auxiliary pattern is provided inside the original wafer alignment pattern to deal with it. . That is, FIG. 2 is a plan view of the alignment pattern. As shown in FIG. 2, the original alignment pattern 31 has Al inside the alignment pattern 31.
The contact auxiliary pattern 31H is formed. The auxiliary pattern 31H is a square like the square alignment pattern 31, and its line width is about the same as the original Al contact size according to the minimum rule of Al contacts.
【００１７】図３はアライメントパターン３１のＡ−
Ａ’断面図である。図３において、３２は層間絶縁膜、
３３はバリアメタル（例えば、Ｔｉ／ＴｉＯＮ／Ｔ
ｉ）、３４はＡｌＳｉである。このような構造のアライ
メントパターン３１によると、ＡｌＳｉ３４を５００°
Ｃ前後の高温状態にシリコン基板２１を置いてスパッタ
したとき、補助パターン３１ＨのＡｌコンタクト中にＡ
ｌＳｉ３４が流れ込み、アライメントパターン３１の端
部におけるＡｌカバレッジを悪化させる。これにより、
結果的に下地のＡｌコンタクトアライメントマークが補
助パターン３１Ｈの部分で露呈することとなり、高温ス
パッタ後もアライメント信号を検出することができる。FIG. 3 shows the alignment pattern A-A.
It is an A'sectional view. In FIG. 3, 32 is an interlayer insulating film,
33 is a barrier metal (for example, Ti / TiON / T
i) and 34 are AlSi. According to the alignment pattern 31 having such a structure, the AlSi 34 is 500 °
When the silicon substrate 21 was placed in a high temperature state around C and sputtered, A was formed in the Al contact of the auxiliary pattern 31H.
lSi34 flows in and deteriorates Al coverage at the end of the alignment pattern 31. This allows
As a result, the underlying Al contact alignment mark is exposed at the portion of the auxiliary pattern 31H, and the alignment signal can be detected even after the high temperature sputtering.
【００１８】したがって、リソグラフィ工程を初めとす
る一切の工程を増加させず、Ａｌ配線が多層になって
も、ＴＡＴの増加やウエハコストの上昇を抑えて高温ス
パッタ法で形成したＡｌ配線のパターンニングを行うこ
とができる。Therefore, the patterning of the Al wiring formed by the high temperature sputtering method is suppressed without increasing the steps such as the lithography step and suppressing the increase of the TAT and the increase of the wafer cost even if the Al wiring is multi-layered. It can be performed.
【００１９】第２実施例 次に、図４、５は本発明の第２実施例を示す図であり、
補助パターンを外側に設けた例である。図４はアライメ
ントパターンの平面図であり、この図に示すようにアラ
イメントパターン４１は、その外側にＡｌコンタクトの
補助パターン４１Ｈを形成した構成になっている。補助
パターン４１Ｈは、正方形のアライメントパターン４１
と同様に正方形で、その線幅はＡｌコンタクトの最小ル
ールで本来のＡｌコンタクトサイズと同程度になってい
る。 Second Embodiment Next, FIGS. 4 and 5 are views showing a second embodiment of the present invention.
This is an example in which the auxiliary pattern is provided outside. FIG. 4 is a plan view of the alignment pattern. As shown in this figure, the alignment pattern 41 has a structure in which an auxiliary pattern 41H for an Al contact is formed on the outside thereof. The auxiliary pattern 41H is a square alignment pattern 41.
Similar to the above, the line width is almost the same as the original Al contact size according to the minimum rule of Al contact.
【００２０】図５はアライメントパターン４１のＡ−
Ａ’断面図である。図４において、４２は層間絶縁膜、
４３はバリアメタル（例えば、Ｔｉ／ＴｉＯＮ／Ｔ
ｉ）、４４はＡｌＳｉである。第２実施例による構造の
アライメントパターン４１の場合も同様に、ＡｌＳｉ４
４を５００°Ｃ前後の高温状態にシリコン基板２１を置
いてスパッタしたとき、補助パターン４１ＨのＡｌコン
タクト中にＡｌＳｉ４４が流れ込み、アライメントパタ
ーン４１の端部におけるＡｌカバレッジを悪化させ、結
果的に下地のＡｌコンタクトアライメントマークが補助
パターン４１Ｈの部分で露呈し、高温スパッタ後もアラ
イメント信号を検出することができる。したがって、前
記第１実施例と同様の効果を得ることができる。FIG. 5 shows the alignment pattern 41 A-
It is an A'sectional view. In FIG. 4, 42 is an interlayer insulating film,
43 is a barrier metal (for example, Ti / TiON / T
i) and 44 are AlSi. Similarly, in the case of the alignment pattern 41 having the structure according to the second embodiment, AlSi4
4 when the silicon substrate 21 was placed in a high temperature state of about 500 ° C. and sputtered, AlSi44 flowed into the Al contact of the auxiliary pattern 41H and deteriorated Al coverage at the end portion of the alignment pattern 41, and as a result The Al contact alignment mark is exposed at the portion of the auxiliary pattern 41H, and the alignment signal can be detected even after the high temperature sputtering. Therefore, the same effect as the first embodiment can be obtained.
【００２１】第３実施例 次に、図６は本発明の第３実施例を示す図であり、アラ
イメントパターンの断面図である。図６において、５１
はシリコン基板、５２はＬＯＣＯＳの厚い酸化膜（Ｓｉ
Ｏ2）、５３はポリサイド（Polycide）で形成したゲー
ト電極、５４は層間絶縁膜、５５はＡｌコンタクト、５
６はバリアメタル（例えば、Ｔｉ／ＴｉＯＮ／Ｔｉ）、
５７はＡｌＳｉである。そして、６１Ｈはアライメント
パターンの補助パターンである。 Third Embodiment Next, FIG. 6 is a view showing a third embodiment of the present invention and is a sectional view of an alignment pattern. In FIG. 6, 51
Is a silicon substrate, 52 is a thick LOCOS oxide film (Si
O 2 ), 53 is a gate electrode formed of polycide, 54 is an interlayer insulating film, 55 is an Al contact, 5
6 is a barrier metal (for example, Ti / TiON / Ti),
57 is AlSi. 61H is an auxiliary pattern of the alignment pattern.
【００２２】本実施例は図５に示す構造のアライメント
パターンの下地にＬＯＣＯＳ段差とゲート電極段差を付
加したものである。図中、Ｃで示す部分が周辺よりも高
くなっている。したがって、この部分のＡｌＳｉ５７が
アライメントパターン６１Ｈに流れ込みやすくなってお
り、前記実施例以上に効果を高めることができる。In this embodiment, a LOCOS step and a gate electrode step are added to the base of the alignment pattern having the structure shown in FIG. In the figure, the portion indicated by C is higher than the periphery. Therefore, the AlSi 57 in this portion easily flows into the alignment pattern 61H, and the effect can be enhanced more than in the above-described embodiment.
【００２３】第４実施例 次に、図７は本発明の第４実施例を示す図であり、アラ
イメントパターンの断面図である。図７において、７１
はシリコン基板、７２はＬＯＣＯＳの厚い酸化膜（Ｓｉ
Ｏ2）、７３はポリサイド（Polycide）で形成したゲー
ト電極、７４は層間絶縁膜、７５はＡｌコンタクト、７
６はバリアメタル（例えば、Ｔｉ／ＴｉＯＮ／Ｔｉ）、
７７はＡｌＳｉである。そして、８１Ｈはアライメント
パターンの補助パターンである。 Fourth Embodiment Next, FIG. 7 is a view showing a fourth embodiment of the present invention, which is a sectional view of an alignment pattern. In FIG. 7, 71
Is a silicon substrate, 72 is a thick LOCOS oxide film (Si
O 2 ), 73 is a gate electrode formed of polycide, 74 is an interlayer insulating film, 75 is an Al contact, 7
6 is a barrier metal (for example, Ti / TiON / Ti),
77 is AlSi. 81H is an auxiliary pattern of the alignment pattern.
【００２４】本実施例は図３に示す構造のアライメント
パターンの下地にＬＯＣＯＳ段差とゲート電極段差を付
加したものである。図中、Ｄで示す部分が周辺よりも高
くなっている。したがって、この部分のＡｌＳｉ７７が
アライメントパターン８１Ｈに流れ込みやすくなってお
り、前記実施例以上に効果を高めることができる。In this embodiment, a LOCOS step and a gate electrode step are added to the base of the alignment pattern having the structure shown in FIG. In the figure, the portion indicated by D is higher than the periphery. Therefore, the AlSi 77 in this portion easily flows into the alignment pattern 81H, and the effect can be enhanced more than in the above-described embodiment.
【００２５】[0025]
【発明の効果】以上説明したように、本発明によれば、
本来のウエハアライメントマークの外側あるいは内側の
少なくとも一方に補助パターンを形成しているので、結
果的に下地のＡｌコンタクトアライメントマークを露呈
させて高温スパッタ後もアライメント信号を検出するこ
とができる。したがって、工程を増加させず、Ａｌ配線
が多層になっても、ＴＡＴの増加やウエハコストの上昇
を抑えて高温スパッタ法で形成したＡｌ配線のパターン
ニングを行うことができる。As described above, according to the present invention,
Since the auxiliary pattern is formed on at least one of the outer side and the inner side of the original wafer alignment mark, the underlying Al contact alignment mark can be exposed and the alignment signal can be detected even after the high temperature sputtering. Therefore, even if the Al wiring is multi-layered without increasing the number of steps, it is possible to perform patterning of the Al wiring formed by the high temperature sputtering method while suppressing an increase in TAT and wafer cost.
【図１】本発明に係る半導体装置の第１実施例の断面図
である。FIG. 1 is a sectional view of a first embodiment of a semiconductor device according to the present invention.
【図２】同実施例のアライメントパターンの平面図であ
る。FIG. 2 is a plan view of an alignment pattern of the same example.
【図３】同実施例のアライメントパターンの断面図であ
る。FIG. 3 is a cross-sectional view of an alignment pattern of the same example.
【図４】本発明に係る半導体装置の第２実施例のアライ
メントパターンの平面図である。FIG. 4 is a plan view of an alignment pattern of a second embodiment of a semiconductor device according to the present invention.
【図５】同実施例のアライメントパターンの断面図であ
る。FIG. 5 is a cross-sectional view of an alignment pattern of the same example.
【図６】本発明に係る半導体装置の第３実施例のアライ
メントパターンの平面図である。FIG. 6 is a plan view of an alignment pattern of a third embodiment of a semiconductor device according to the present invention.
【図７】同実施例のアライメントパターンの断面図であ
る。FIG. 7 is a cross-sectional view of an alignment pattern of the same example.
【図８】従来の半導体装置のアライメントパターンの平
面図である。FIG. 8 is a plan view of an alignment pattern of a conventional semiconductor device.
【図９】従来の半導体装置のアライメントパターンの断
面図である。FIG. 9 is a cross-sectional view of an alignment pattern of a conventional semiconductor device.
２１、５１、７１ シリコン基板 ２２、５２、７２ ＬＯＣＯＳ酸化膜 ２３、３２、４２、５４、７４ 層間絶縁膜 ３１、４１ アライメントパターン ３１Ｈ、４１Ｈ、６１Ｈ、８１Ｈ 補助パターン ３３、４３、５６、７６ バリアメタル ３４、４４、５７、７７ ＡｌＳｉ ５３、７３ ポリサイドゲート電極 ５５、７５ Ａｌコンタクト 21, 51, 71 Silicon substrate 22, 52, 72 LOCOS oxide film 23, 32, 42, 54, 74 Interlayer insulating film 31, 41 Alignment pattern 31H, 41H, 61H, 81H Auxiliary pattern 33, 43, 56, 76 Barrier metal 34, 44, 57, 77 AlSi 53, 73 Polycide gate electrode 55, 75 Al contact
Claims (4)
タ工程を含んでＡｌコンタクトなどでウエハアライメン
トパターンが形成される半導体装置において、 前記ウエハアライメントパターンは、本来のウエハアラ
イメントマークの外側あるいは内側の少なくとも一方に
補助パターンを設けて形成されることを特徴とする半導
体装置。1. A semiconductor device in which a wafer alignment pattern is formed on a semiconductor substrate by an Al contact or the like including at least a high temperature sputtering step, wherein the wafer alignment pattern is at least one of an outer side and an inner side of an original wafer alignment mark. A semiconductor device characterized in that it is formed by providing an auxiliary pattern on.
最小ルールを用いて形成されることを特徴とする請求項
１記載の半導体装置。2. The semiconductor device according to claim 1, wherein the auxiliary pattern is formed by using a minimum rule of Al contact.
ＯＣＯＳあるいはポリ配線上に配置されることを特徴と
する請求項１記載の半導体装置。3. The wafer alignment pattern is L
The semiconductor device according to claim 1, wherein the semiconductor device is arranged on OCOS or poly wiring.
ｌ配線専用のアライメントパターンと、Ａｌ配線以外の
パターンニングのための通常のアライメントパターンと
に別々に形成されることを特徴とする請求項１記載の半
導体装置。4. The wafer alignment pattern is A
2. The semiconductor device according to claim 1, wherein an alignment pattern dedicated to the 1-wiring and an ordinary alignment pattern for patterning other than the Al wiring are separately formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28397392A JPH06112102A (en) | 1992-09-28 | 1992-09-28 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28397392A JPH06112102A (en) | 1992-09-28 | 1992-09-28 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112102A true JPH06112102A (en) | 1994-04-22 |
Family
ID=17672633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28397392A Pending JPH06112102A (en) | 1992-09-28 | 1992-09-28 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112102A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5859478A (en) * | 1996-08-23 | 1999-01-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a main alignment mark having peripheral minute alignment marks |
| US6319791B1 (en) | 1998-10-27 | 2001-11-20 | Nec Corporation | Semiconductor device manufacturing method and semiconductor device |
| KR100532361B1 (en) * | 1998-08-17 | 2006-02-01 | 삼성전자주식회사 | Semiconductor Device with Alignment Key |
-
1992
- 1992-09-28 JP JP28397392A patent/JPH06112102A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5859478A (en) * | 1996-08-23 | 1999-01-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a main alignment mark having peripheral minute alignment marks |
| KR100532361B1 (en) * | 1998-08-17 | 2006-02-01 | 삼성전자주식회사 | Semiconductor Device with Alignment Key |
| US6319791B1 (en) | 1998-10-27 | 2001-11-20 | Nec Corporation | Semiconductor device manufacturing method and semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7952213B2 (en) | Overlay mark arrangement for reducing overlay shift | |
| JP3415551B2 (en) | Method for manufacturing semiconductor device | |
| US6339251B2 (en) | Wafer grooves for reducing semiconductor wafer warping | |
| JP2003234272A (en) | Semiconductor apparatus and its manufacturing method | |
| US7847403B2 (en) | Semiconductor device having no cracks in one or more layers underlying a metal line layer | |
| JPH06112102A (en) | Semiconductor device | |
| JP2007201481A (en) | Semiconductor device and method of manufacturing the device | |
| JP2000077312A (en) | Semiconductor device | |
| US6522003B1 (en) | Semiconductor device and method of manufacturing the same | |
| JPH08298237A (en) | Semiconductor device having superposition measuring mark and manufacture thereof | |
| JP2000294490A (en) | Semiconductor device and its manufacture | |
| US6288450B1 (en) | Wiring structure for semiconductor device | |
| KR0161720B1 (en) | Fabricating method of semiconductor device | |
| JPH09199588A (en) | Manufacture of semiconductor device | |
| KR100492779B1 (en) | A semiconductor device | |
| JPH0671070B2 (en) | Method of manufacturing semiconductor memory device | |
| JP3312409B2 (en) | Semiconductor device with multilayer wiring structure | |
| JP4766764B2 (en) | Manufacturing method of semiconductor device | |
| JPH09186221A (en) | Alignment mark structure for semiconductor wafer and manufacture thereof | |
| JPH01272133A (en) | Semiconductor device | |
| KR100317581B1 (en) | How to Create Nested Marks Using a Frame-in-Frame Mesa Structure Mask | |
| JPH09162290A (en) | Semiconductor integrated circuit device | |
| KR100527558B1 (en) | A method for forming a overlay vernier of a semiconductor device | |
| JP2762500B2 (en) | Semiconductor device | |
| JPH05129179A (en) | Manufacture of semiconductor device |