KR100492779B1 - A semiconductor device - Google Patents

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Abstract

본 발명은 반도체소자에 관한 것으로, The present invention relates to a semiconductor device,

텅스텐층을 패터닝하고 후속 공정으로 열처리 공정을 실시할 때 패드인 상기 텅스텐층이 팽창 및 수축하여 정렬키 ( alignment key ) 가 변형되는 현상을 방지하기 위하여, 비트라인 콘택 공정시 형성된 정렬키를 비트라인 형성공정시 비트라인 물질층인 텅스텐층으로 중첩시켜 패드를 형성하되, 상기 정렬키의 테두리로부터 0.5 ∼ 1.5 ㎛ 작게 형성함으로써 정렬도 및 중첩도를 정확하게 측정할 수 있도록 하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다. When the tungsten layer is patterned and the heat treatment process is performed in a subsequent process, the alignment key formed during the bit line contact process is used to prevent the tungsten layer, which is a pad, from expanding and contracting to deform the alignment key. In the forming process, a pad is formed by overlapping with a tungsten layer, which is a bit line material layer, and 0.5 to 1.5 μm smaller than the edge of the alignment key to accurately measure the degree of alignment and the degree of superposition of the semiconductor device. It is a technology that can be improved.

Description

반도체소자{A semiconductor device}Semiconductor device

본 발명은 반도체소자에 관한 것으로, 특히 텅스텐층을 패터닝하고 후속 공정으로 열처리 공정을 실시할 때 패드인 상기 텅스텐층이 팽창 및 수축하여 정렬키 ( alignment key ) 가 변형되는 현상을 방지할 수 있는 기술에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and in particular, a technique capable of preventing a phenomenon in which an alignment key is deformed by expanding and contracting a tungsten layer as a pad when a tungsten layer is patterned and a heat treatment process is performed in a subsequent process. It is about.

일반적으로, 정렬키 ( alignment key ) 는 반도체소자의 셀부와 같은 형태로 여유면적이 있는 스크라이브 라인 ( scribe line ) 과 주변회로부에 주로 형성하되, 셀부와 같은 공정으로 형성한다. In general, an alignment key is mainly formed in a scribe line and a peripheral circuit part having a free area in the same shape as a cell part of a semiconductor device, and is formed in the same process as the cell part.

반도체소자의 고집적화에 따른 셀의 효율을 극대화시키기 위하여 비트라인에 텅스텐을 사용하게 되었다. In order to maximize cell efficiency due to high integration of semiconductor devices, tungsten is used for bit lines.

이에 따라 노광마스크 제작시 비트라인 형성공정 이후의 공정에서 텅스텐층의 팽창 및 노출 ( reveal ) 억제에 관한 사항을 고려하여야 한다. Accordingly, in manufacturing the exposure mask, consideration should be given to the expansion and reveal suppression of the tungsten layer in the process after the bit line forming process.

특히, 상기 텅스텐층의 팽창계수가 반도체소자에 사용되는 다른 물질보다 크고 비트라인 형성공정 전후의 공정에 사용되는 산화계 절연막의 열처리 공정시 상기 텅스텐 패턴의 팽창 및 수축하려는 특성에 의해 정렬키의 변형이 초래된다. In particular, the expansion key of the tungsten layer is larger than other materials used in the semiconductor device, and the deformation of the alignment key is changed due to the property of expanding and contracting the tungsten pattern during the heat treatment process of the oxide-based insulating film used in the process before and after the bit line forming process. Caused.

중첩도의 측정시 로트 투 로트 ( lot to lot ) 및 웨이퍼 투 웨이퍼 ( wafer to wafer ) 마다 웨이퍼의 크기 요소 값이 심하게 변화하여 샘플링시 많은 어려움이 있고 그에 따른 소자의 특성이 저하된다. When measuring the degree of overlap, the size element value of the wafer changes drastically for each lot to lot and wafer to wafer, which causes many difficulties in sampling and deteriorates the characteristics of the device.

도 1 은 종래기술에 따른 비트라인 콘택 공정시 형성되는 정렬키(11)와 상기 정렬키 상부에 같은 크기로 증착되는 텅스텐층(13)을 도시한 평면도이다. FIG. 1 is a plan view illustrating an alignment key 11 formed during a bit line contact process according to the related art and a tungsten layer 13 deposited on the alignment key in the same size.

이때, 상기 텅스텐층(13)은 비트라인의 형성공정시 증착된다. At this time, the tungsten layer 13 is deposited during the formation of the bit line.

상기 정렬키(11)는 라인 형태로 구비되되, 상기 라인 형태의 중앙부에 십자형태가 구비되고 양측으로 상기 정렬키(11)의 라인 방향과 수직한 라인 형태로 다수의 홈이 일정간격을 유지하며 구비되어 형성된 것이다. The alignment key 11 is provided in a line shape, the cross shape is provided in the center of the line shape and a plurality of grooves in a line shape perpendicular to the line direction of the alignment key 11 on both sides to maintain a constant interval It is provided with.

상기 텅스텐층(13)은 상기 정렬키(11)의 전체 크기와 동일한 크기로 형성된 것이다. The tungsten layer 13 is formed to have the same size as the entire size of the alignment key 11.

상기 텅스텐층(13)은 후속공정으로 실시되는 열처리 공정시 다소 변형 ( slightly deformation ) 되어 중첩도 측정시 넌-코렉션 텀 ( non-correction term )을 야기시키는 문제점이 있다. The tungsten layer 13 is slightly deformed during the heat treatment process to be performed in a subsequent process, thereby causing a non-correction term when measuring the degree of overlap.

본 발명의 상기한 종래기술의 문제점을 해결하기 위하여, In order to solve the above problems of the prior art of the present invention,

종래기술의 텅스텐층을 3 부분으로 나누어 구성함으로써 열 공정에 의한 팽창시 버퍼 역할을 하여 정렬키의 변형을 방지할 수 있는 반도체소자를 제공하는데 그 목적이 있다. It is an object of the present invention to provide a semiconductor device capable of preventing deformation of the alignment key by acting as a buffer during expansion by thermal processes by dividing the conventional tungsten layer into three parts.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자는, In order to achieve the above object, a semiconductor device according to the present invention,

비트라인 콘택 공정시 형성된 정렬키에 비트라인 형성공정시 비트라인 물질층인 텅스텐층을 중첩시켜 패드를 형성하되, 상기 정렬키의 테두리로부터 0.5 ∼ 1.5 ㎛ 작게 형성하는 것과,Forming a pad by superimposing a tungsten layer, which is a layer of bit line material, on the alignment key formed during the bit line contact process, and forming 0.5 to 1.5 μm smaller from the edge of the alignment key;

스크라이브라인에 텅스텐층으로 형성되는 패드는 후속 공정으로 형성되는 다른 패드보다 0.5 ∼ 1.5 ㎛ 작게 형성하는 것을 제1특징으로 한다. The pad formed of the tungsten layer on the scribe brine is characterized in that the first feature is to form 0.5 ~ 1.5 ㎛ smaller than the other pad formed in the subsequent process.

또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자는, In addition, the semiconductor device according to the present invention to achieve the above object,

비트라인 콘택 공정시 라인형태로 구비되되, 중앙 "+" 형 홈이 구비되고 그 양측으로 상기 라인형태의 길이방향에 수직한 다수의 홈이 균일한 폭과 간격으로 구비되는 정렬키와, Alignment key provided in the form of a line in the bit line contact process, the center "+" type groove is provided and a plurality of grooves perpendicular to the longitudinal direction of the line form on both sides with a uniform width and spacing,

비트라인 형성공정시 상기 정렬키에 비트라인 물질층인 텅스텐층이 중첩되어 패드가 형성되되, 상기 "+" 형 홈이 형성되는 부분과 이를 중심으로 하는 양측 부분으로 이루어지는 3 부분으로 이루어지며 상기 정렬키의 테두리로부터 0.5 ∼ 1.5 ㎛ 작게 형성되고, 이웃하는 텅스텐층과 0.5 ∼ 1.5 ㎛ 거리로 구비되는 것을 제2특징으로 한다. In the bit line forming process, a pad is formed by overlapping a tungsten layer, which is a bit line material layer, on the alignment key. The second feature is to form 0.5 to 1.5 탆 small from the edge of the key and to be provided at a distance of 0.5 to 1.5 탆 to a neighboring tungsten layer.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2 는 본 발명에 따른 반도체소자를 도시한 평면도로서, 정렬키(21)와 그 상부에 텅스텐층(23a,23b,23c)으로 형성된 패드를 도시한 것이다.FIG. 2 is a plan view showing a semiconductor device according to the present invention, which illustrates an alignment key 21 and pads formed of tungsten layers 23a, 23b, and 23c thereon.

도 2를 참조하면, 상기 정렬키(21)와 텅스텐층(23a,23b,23c)은 반도체소자의 여유면적에 형성한다. 2, the alignment key 21 and the tungsten layers 23a, 23b, and 23c are formed in the free area of the semiconductor device.

상기 정렬키(21)는 비트라인 콘택 공정시 형성하고, 상기 텅스텐층(23a,23b,23c)은 비트라인 형성 공정시 상기 정렬키(21) 상부에 형성한다.The alignment key 21 is formed in the bit line contact process, and the tungsten layers 23a, 23b, and 23c are formed on the alignment key 21 in the bit line formation process.

상기 정렬키(21)는 일방향의 라인 형태로 구비되되, 상기 라인 형태를 길이방향으로 이등분하는 중앙부에 십자형태가 구비되고 상기 십자형태를 중심으로 양측 라인 선상에 다수의 홈이 구비된다. 이때, 상기 다수의 홈은 상기 길이방향에 수직한 방향으로 구비된다. The alignment key 21 is provided in a line shape in one direction, and a cross shape is provided at a central portion that bisects the line shape in the longitudinal direction, and a plurality of grooves are provided on both line lines around the cross shape. At this time, the plurality of grooves are provided in a direction perpendicular to the longitudinal direction.

상기 텅스텐층(23a,23b,23c)은 상기 정렬키(21) 상부에 3 부분으로 형성된다. The tungsten layers 23a, 23b, and 23c are formed in three parts on the alignment key 21.

상기 텅스텐층(23a,23b,23c)의 3 부분은 상기 십자형태를 일 부분으로 하고 이를 중심으로 좌우로 구분되는 3 부분이다.The three parts of the tungsten layers 23a, 23b, and 23c are three parts that are divided into left and right about the cross shape as one part.

상기 십자형태가 위치하는 ⓐ 부분의 텅스텐층(23c)은 상기 십자형태가 구비되는 정렬키 부분의 테두리로부터 0.5 ∼ 1.0 ㎛ 작게 형성한다.The tungsten layer 23c at the portion ⓐ where the cross shape is located is formed to be 0.5 to 1.0 μm smaller from the edge of the alignment key portion provided with the cross shape.

상기 ⓐ 부분을 중심으로 양측에 구비되는 텅스텐층(23a,23b)은 ⓑ 부분과 같이 상기 정렬키(21)의 테두리로부터 0.5 ∼ 1.5 ㎛ 작게 형성한다.Tungsten layers (23a, 23b) provided on both sides around the part ⓐ is formed to be 0.5 to 1.5 ㎛ small from the edge of the alignment key 21, like the ⓑ.

상기 텅스텐층(23a,23b,23c)은 후속 열처리 공정시 팽창되어도 상기 정렬키(21)의 변형을 방지할 수 있다. The tungsten layers 23a, 23b, and 23c may prevent deformation of the alignment key 21 even when expanded in a subsequent heat treatment process.

도 3 은 마스크 제작시 차광패턴인 크롬의 오픈 및 클로즈 관계를 공정별로 도시한 표로서, ASML 장비에서 SAMEGA 와 SPM_AH_53 키(key)를 사용한 경우를 도시한다.FIG. 3 is a table illustrating the relationship between the opening and closing of chromium, which is a light shielding pattern, in a process of manufacturing a mask. FIG.

도 3을 참조하면, ⓒ 부분은 비트라인의 형성공정중 클로즈 부분을 도시한 것으로, 상기 ⓒ 부분은 상기 도 2 와 같은 형태로 구비된다. Referring to FIG. 3, the part ⓒ shows a closed part of the bit line forming process, and the part ⓒ is provided in the same shape as that of FIG. 2.

도 4 는 오버레이 버니어 ( overlay vernier ) 형성의 경우 1 ㎛ 씩 작은 텅스텐층으로 패드를 형성함으로써 후속 공정인 식각공정시 텅스텐층이 손상되지 않도록 설정된 표로서, 감광막이 도포되는 클로즈 영역과 오픈되는 영역을 도시한 것이다. 이때, 흰색 부분이 오픈된 영역이다. FIG. 4 is a table set so that the tungsten layer is not damaged during the subsequent etching process by forming pads with a small tungsten layer of 1 μm in the case of overlay vernier formation. It is shown. At this time, the white part is an open area.

이다. 즉, 후속 단계의 패드는 항상 텅스텐층으로 형성되는 패턴보다 크게 만들어 오정렬시 상기 텅스텐층이 노출 ( reveal ) 되어 결함으로 작용하지 않도록 한다.to be. In other words, the pad of the subsequent step is always larger than the pattern formed by the tungsten layer so that the tungsten layer is revealed during misalignment so that it does not act as a defect.

여기서, 표 내부에 도시된 "-1" 은 1.0 ㎛ 작게 텅스텐층으로 패드를 형성하는 것을 도시하고, "-2" 는 2.0 ㎛ 작게 텅스텐층으로 패드를 형성하는 것을 도시한 것이다.Here, " -1 " shown inside the table shows forming the pad with the tungsten layer smaller by 1.0 mu m, and " -2 " shows forming the pad with the tungsten layer smaller by 2.0 mu m.

본 발명의 다른 실시예는, 스크라이브라인에 텅스텐층으로 패드를 형성하는 경우 후속 공정으로 형성되는 다른 패드보다 0.5 ∼ 1.5 ㎛ 작게 형성하는 것이다. Another embodiment of the present invention, when forming a pad with a tungsten layer on the scribe brine is to form 0.5 ~ 1.5 ㎛ smaller than the other pad formed by the subsequent process.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법은, 웨이퍼의 정확한 정보를 얻을 수 있고, 텅스텐의 팽창을 억제할 수 있어 박막의 리프팅을 방지할 수 있으며 불필요한 중첩오차 ( overlay residual ) 의 제거로 샘플링 시간을 획기적으로 감소할 수 있고, 텅스텐 고유의 특성 파악으로 반도체소자의 셋업시 참고자료로 사용할 수 있는 효과를 제공하여 반도체소자의 특성, 신뢰성 및 생산성을 향상시킬 수 있으며 그에 따른 고집적화를 가능하게 하는 효과를 제공한다. As described above, the method for forming a semiconductor device according to the present invention can obtain accurate information of a wafer, suppress tungsten expansion, prevent lifting of a thin film, and eliminate unnecessary overlay residuals. As a result, the sampling time can be drastically reduced, and tungsten's unique characteristics can be used to provide a reference that can be used as a reference when setting up a semiconductor device, thereby improving the characteristics, reliability, and productivity of the semiconductor device. To provide the effect.

도 1 은 종래기술에 따라 형성된 반도체소자의 정렬키 및 그 상부에 증착되는 텅스텐층을 도시한 평면도.1 is a plan view showing an alignment key of a semiconductor device formed according to the prior art and a tungsten layer deposited thereon.

도 2 는 본 발명의 실시예에 따른 정렬키 및 그 상부에 증착되는 텅스텐층을 도시한 평면도.Figure 2 is a plan view showing a tungsten layer deposited on top and the alignment key according to an embodiment of the present invention.

도 3 은 상기 도 2 의 정렬키와 텅스텐층을 중첩시켜 도시한 평면도3 is a plan view of the alignment key and the tungsten layer of FIG.

도 4 는 본 발명에 따른 노광마스크의 크롬 오픈 및 클로즈 영역을 도시한 표.4 is a table showing chrome open and closed areas of an exposure mask according to the present invention;

도 5 는 본 발명에 따라 반도체기판 상에 감광막의 도포 영역 및 패드인 텅스텐층의 크기를 도시한 표.FIG. 5 is a table showing the size of a tungsten layer as a pad and a coating area of a photoresist film on a semiconductor substrate according to the present invention; FIG.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

11,21 : 정렬키 13,23a,23b,23c : 텅스텐층, 패드11, 21: alignment keys 13, 23a, 23b, 23c: tungsten layer, pad

Claims (3)

비트라인 콘택 공정시 형성된 정렬키에 비트라인 형성공정시 비트라인 물질층인 텅스텐층을 중첩시켜 패드를 형성하되, 상기 정렬키의 테두리로부터 0.5 ∼ 1.5 ㎛ 작게 형성하는 것을 특징으로 하는 반도체소자.And forming a pad by superimposing a tungsten layer, which is a layer of bit line material, on the alignment key formed during the bit line contact process, and forming 0.5 to 1.5 [mu] m smaller from the edge of the alignment key. 스크라이브라인에 텅스텐층으로 형성되는 패드는 후속 공정으로 형성되는 다른 패드보다 0.5 ∼ 1.5 ㎛ 작게 형성하는 것을 특징으로 하는 반도체소자.A pad formed of a tungsten layer on the scribe brine is a semiconductor device, characterized in that to form 0.5 ~ 1.5 ㎛ smaller than the other pad formed in a subsequent process. 비트라인 콘택 공정시 라인형태로 구비되되, 중앙 "+" 형 홈이 구비되고 그 양측으로 상기 라인형태의 길이방향에 수직한 다수의 홈이 균일한 폭과 간격으로 구비되는 정렬키와, Alignment key provided in the form of a line in the bit line contact process, the center "+" type groove is provided and a plurality of grooves perpendicular to the longitudinal direction of the line form on both sides with a uniform width and spacing, 비트라인 형성공정시 상기 정렬키에 비트라인 물질층인 텅스텐층이 중첩되어 패드가 형성되되, 상기 "+" 형 홈이 형성되는 부분과 이를 중심으로 하는 양측 부분으로 이루어지는 3 부분으로 이루어지며 상기 정렬키의 테두리로부터 0.5 ∼ 1.5 ㎛ 작게 형성되고, 이웃하는 텅스텐층과 0.5 ∼ 1.5 ㎛ 거리로 구비되는 것을 특징으로 하는 반도체소자.In the bit line forming process, a pad is formed by overlapping a tungsten layer, which is a layer of a bit line material, on the alignment key, wherein the “+” type groove is formed of three parts including a portion formed at both sides thereof and the alignment. A semiconductor device, which is formed 0.5 to 1.5 탆 small from the edge of the key and is provided at a distance of 0.5 to 1.5 탆 to a neighboring tungsten layer.
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