JPH06110784A - マイクロプロセッサ装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＭＭＵでフォルトが検出される場合でも、無
効化される命令を減少させ、命令パイプラインを効率的
に動作させることのできるマイクロプロセッサ装置を提
供する。 【構成】 メモリアクセスを含む命令は、アドレス生成
命令とメモリアクセス命令により実行される。アドレス
生成命令は、命令デコード回路４で解読され、ＡＬＵ７
による演算結果をアドレスレジスタ２に格納する。同時
に、演算結果はアドレス信号としてＭＭＵに入力され、
ＭＭＵにおいてフォルトの検出を行ない、検出結果がフ
ォルトレジスタ３に格納される。メモリアクセス命令
は、命令デコード回路４で解読される際に、フォルトレ
ジスタ３を参照し、アクセスするアドレスでフォルトが
発生する場合は、パイプラインの命令を無効化し、例外
処理を実行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータシステム
におけるマイクロプロセッサ装置（ＭＰＵ）に関するも
のである。

【０００２】

【従来の技術】コンピュータシステムにおけるメモリ方
式の１つとして、仮想記憶方式がある。仮想記憶方式で
は、メモリをアクセスする場合、仮想アドレスによるメ
モリアドレスの参照を行なう。実際にメモリをアクセス
する際には、仮想アドレスを実アドレスに変換する処理
を行なわなければならない。現在では、このアドレス変
換は、メモリ管理装置（ＭＭＵ）において行なわれてい
る。このＭＭＵは、ＭＰＵ内部の中央処理装置（ＣＰ
Ｕ）とは独立したハードウェアとして構成されている。
ＭＭＵは、ＣＰＵからのアドレス信号とアクセス制御信
号等を入力とし、入力される仮想アドレスにより参照さ
れるデータが実メモリ上に存在しない場合には、ページ
フォルトを検出する。また、権限を超えたデータ参照を
行なおうとした場合には、プロテクションフォルトを検
出する。これらのフォルトが検出されると、フォルトが
検出された旨をＣＰＵに通知する。

【０００３】例えば、ＬＯＡＤ／ＳＴＯＲＥ命令で、レ
ジスタと、仮想アドレスで参照されるメモリとの間で転
送を行なう際には、上述のようなＭＭＵによる仮想アド
レスから実アドレスへの変換が必要であり、変換の際に
ＭＭＵによってフォルトが検出される場合が生じる。Ｍ
ＭＵによってフォルトが検出された場合、ＣＰＵは、そ
れぞれのフォルトの種類に応じた例外処理を行なう必要
がある。例外処理では、例外処理から復帰したときに継
続して処理を実行するために、プログラムカウンタやレ
ジスタなどの内部状態を保存した後に、例外処理のため
の命令を実行する。

【０００４】一方、コンピュータシステムの実行効率を
向上させる方式として、命令パイプライン方式がある。
命令パイプライン方式とは、あるひとつの計算処理を複
数の部分処理に分解し、各部分処理を独立なユニットで
順次実行する方式である。各ユニットが独立して動作で
きるので、あるユニットにおいて、ある部分処理が終了
し、次のユニットに部分処理を移行させた後は、次の計
算処理の部分処理を実行することができ、全体として複
数の計算処理を複数のユニットが同時に処理することに
より、命令の並列処理が可能となる。

【０００５】例えば、“ＳＰＡＲＣ ＲＩＳＣ ＵＳＥ
Ｒ’Ｓ ＧＵＩＤＥ”，ＣＹＰＲＥＳＳ ＳＥＭＩＣＯ
ＮＤＵＣＴＯＲ社（米国）に開示されているＣＹ７Ｃ６
０１では、４ステージの命令パイプライン方式を採用し
ている。図２は、４ステージの命令パイプライン方式の
説明図である。図２に示すように、Ｆステージユニッ
ト、Ｄステージユニット、Ｅステージユニット、Ｗステ
ージユニットの４つのステージユニットがこの順序で接
続されている。各ステージでは、Ｆステージユニットで
命令呼び出しを行ない、Ｄステージユニットで命令を解
読し、Ｅステージユニットで演算を実行し、Ｗステージ
ユニットで実行結果の書き込みを行なう。

【０００６】算術演算を例に、図２のパイプラインの動
作を説明する。Ｆステージユニットは、メモリから命令
をパイプラインに読み込む。Ｄステージユニットは、命
令オペコードの解読を行なうと同時に、命令オペランド
で指定されるレジスタに格納されているデータを内部バ
スにロードする。Ｅステージユニットは、Ｄステージユ
ニットで解読された命令オペコードに従い、内部バス上
のデータをＡＬＵで実行演算し、実行結果を内部バスに
出力する。Ｗステージユニットは、Ｅステージユニット
によって内部バスに出力された演算実行結果を、命令オ
ペランドに指定されるレジスタに格納する。これらの４
つのステージユニットは、互いに独立して動作する。１
番目の命令がＦステージユニットでパイプラインに読み
込まれると、Ｄステージユニットにおいて、１番目の命
令のオペコードの解読と、命令オペランドで指定されて
いるレジスタからデータを内部バスにロードする。この
Ｄステージユニットにおける動作と並行して、Ｆステー
ジユニットでは、２番目の命令をパイプラインに読み込
む処理を行なう。Ｄステージユニットにおける１番目の
命令の処理が終了すると、Ｅステージユニットにおい
て、１番目の命令に関する演算を実行する。それと並行
して、Ｆステージユニットにおける３番目の命令の読み
込みと、Ｄステージユニットにおける２番目の命令のデ
コード等が行なわれる。

【０００７】図３は、４ステージの命令パイプライン方
式における処理のタイムチャートである。図３は、上述
の処理の過程をタイムチャートに表したものである。例
えば、Ｗステージユニットで１番目の命令の演算実行結
果をレジスタに格納する処理を行なっているときに、Ｅ
ステージユニットでは、２番目の命令が実行され、Ｄス
テージユニットは、３番目の命令の解読と命令オペラン
ドに指定されるレジスタから内部バスへのデータのロー
ドを行ない、Ｆステージユニットは、４番目の命令をメ
モリよりパイプラインへ入力する。このように、複数の
命令を並列処理することが可能となっている。

【０００８】このようなパイプライン方式のコンピュー
タシステムにおいて、上述の仮想記憶機能を採用した場
合、ＭＭＵにおいてフォルトを認識した時点で、すでに
他の命令がパイプラインに入力され、各ステージユニッ
トで処理が実行されている場合がある。ＭＭＵからフォ
ルトの発生がＣＰＵに通知され、例外処理を行なう場
合、プログラムカウンタやレジスタなどの値は保存され
るが、各ステージユニットの状態までは保存されないの
で、フォルト発生前と例外処理後で内部状態が変わって
しまっている。そのため、フォルトを発生したメモリア
クセスを含む命令以降の命令で、すでに命令の実行など
が行なわれている命令を無効化し、例外処理から復帰し
た時の動作を保証している。

【０００９】例えば、図２に示したような４ステージの
パイプライン方式のコンピュータシステムにおいて、Ｌ
ＯＡＤ／ＳＴＯＲＥ命令を実行し、レジスタと仮想アド
レスで参照されるメモリとの間で転送を行なう際に、フ
ォルトが発生したとする。メモリへの書き込みはＷステ
ージユニットで行なわれるので、フォルトが発生した時
点で、他のステージユニットでは、後続の命令の読み出
しや演算等が行なわれている。しかし、フォルトの発生
により、これらの後続の命令に対する処理は無効化さ
れ、例外処理を実行することになる。

【００１０】命令パイプラインを効率よく利用するため
には、独立して動作可能な命令をできるだけ連続してパ
イプラインに与えなければならない。しかし、この例外
処理における命令の無効化は、連続した命令の実行を中
止させることになり、パイプラインの効率を低下させて
しまう。パイプラインステージの、より早い段階でフォ
ルトを検出し、無効化する命令を少なくすれば、パイプ
ラインの処理効率は上がる。しかし、従来のＣＰＵのＬ
ＯＡＤ／ＳＴＯＲＥ命令ではＡＬＵによるアドレス計算
が必要であるため、少なくとも命令実行ステージ以降で
フォルトを検出せざるを得ないという制約があった。

【００１１】仮想記憶機能を有するパイプライン方式の
コンピュータシステムにおいて、可変長のオペランド命
令を取り込む際にフォルトのチェックを行なう方式が、
特開昭６４−１０３６０号公報に記載されている。この
従来の方式では、命令の取り込みと実行をパイプライン
的に行なっており、命令の取り込み時にプリページ処理
によりフォルトの検出を行なっている。このプリページ
処理は、図２のようなパイプラインにおいては、Ｆステ
ージユニットにおけるフォルトの検出と同等である。Ｆ
ステージにおいてフォルトを検出した場合、以降の処理
は無効化する必要はなく、処理を完了させればよいの
で、それまでの処理は無駄にはならない。しかし、上述
のように、例えば、ＬＯＡＤ／ＳＴＯＲＥ命令などでメ
モリにデータを書き込むときに、パイプラインの終段に
近いステージでフォルトが検出されると、無効化される
処理が発生し、効率が低下する。従来の方式では、この
ような終段に近いステージでフォルトが検出される場合
については考えられていなかった。

【００１２】

【発明が解決しようとする課題】本発明は、上述した事
情に鑑みてなされたもので、メモリアクセスを含む命令
を実行したときに、フォルトが検出される場合であって
も、無効化される命令を減少させ、命令パイプラインを
効率的に動作させることのできるマイクロプロセッサ装
置を提供することを目的とするものである。

【００１３】

【課題を解決するための手段】本発明は、仮想記憶機能
を有する命令パイプライン方式のマイクロプロセッサ装
置において、仮想アドレスを格納するアドレスレジスタ
手段と、仮想記憶機能により検出されるフォルトの情報
を格納するフォルトレジスタ手段と、命令を解読しＭＰ
Ｕの各機能装置に制御信号を与える命令デコーダ手段を
有し、該命令デコーダ手段はメモリアクセスを含む命令
をアドレス生成命令とメモリアクセス命令に分けてデコ
ードし、アドレス生成命令実行時に仮想アドレスを上記
アドレスレジスタ手段に格納するとともに、アドレス信
号として出力し、メモリアクセス命令解読時にフォルト
レジスタ手段を参照し、フォルトが発生していないこと
を確認して、上記アドレスレジスタ手段に格納された値
をアドレスとして外部メモリを参照するように構成した
ことを特徴とするものである。

【００１４】

【作用】本発明によれば、アドレスレジスタ手段とフォ
ルトレジスタ手段を設け、メモリアクセスを含む命令
を、アドレス計算を行なうためのアドレス生成命令と実
際のメモリアクセスを行なうためのメモリアクセス命令
に分割し、アドレス生成命令の実行時にアドレスの生成
とともに、フォルトの有無を検出し、メモリアクセス命
令の命令解読時にフォルトの有無を確認することができ
るので、演算実行前にフォルトを検出することができ、
無効化する命令を減少させ、命令パイプラインの効率化
を図ることができる。

【００１５】

【実施例】図１は、本発明のマイクロプロセッサ装置の
一実施例を示すブロック図である。図中、１はマイクロ
プロセッサ装置（ＭＰＵ）、２はアドレスレジスタ、３
はフォルトレジスタ、４は命令デコード回路、５は汎用
レジスタ、６は命令バッファ、７は算術論理演算装置
（ＡＬＵ）、８はプログラムカウンタ、９は内部バスで
ある。

【００１６】ＭＰＵ１は、アドレスレジスタ２、フォル
トレジスタ３、命令デコード回路４、汎用レジスタ５、
命令バッファ６、ＡＬＵ７、プログラムカウンタ８等か
らなり、アドレスレジスタ２、汎用レジスタ５、ＡＬＵ
７や、アドレス信号線、データ信号線などが内部バス９
により接続されている。ＭＰＵ１は、このほか、各部の
タイミング等を制御する図示しないコントロールユニッ
トを有し、また、外部からの信号線の制御を行なうバス
コントローラや、その他種々の回路を有するように構成
することができる。さらに、メモリ管理装置（ＭＭＵ）
をＭＰＵ１内に設けるように構成することもできる。Ｍ
ＭＵは、メモリ側に設けることももちろん可能である。

【００１７】アドレスレジスタ２は、内部バス９に接続
され、アドレス生成命令実行時に、仮想アドレスを格納
するためのレジスタである。フォルトレジスタ手段３
は、図示しないＭＭＵにより検出されるフォルト信号を
格納するためのレジスタであり、フォルト信号が入力さ
れ、また、命令デコード回路４と接続され、命令デコー
ド回路４へフォルト信号を供給する。命令デコード回路
４は、命令バッファ６に接続され、入力された命令を解
読し、命令に従った演算が行なわれるように、ＭＰＵ１
内の各機能手段に制御信号を与える。また、フォルトレ
ジスタ３にも接続されており、メモリアクセス命令解読
時にフォルトレジスタ３を参照し、メモリアクセスの可
否を判断する。汎用レジスタ５は、内部バス９およびＡ
ＬＵ７に接続されており、データを一時保存するための
レジスタであり、外部からのデータ信号の一時保存や、
ＡＬＵ７に演算データを供給し、また、演算結果を保存
する。命令バッファ６には、データ信号が入力されてお
り、ＭＰＵ１が実行すべき命令を一時保存し、命令デコ
ード回路４に命令を供給する。ＡＬＵ手段７は汎用レジ
スタ５および内部バス９に接続され、汎用レジスタ５に
格納されているデータおよび内部バス９を介して送られ
てくるデータに対して、算術論理演算を行ない、結果を
内部バス９に出力する。プログラムカウンタ手段８は、
ＭＰＵ１が実行すべき命令のアドレスを順次指示するカ
ウンタである。

【００１８】これらの各構成は、それぞれ独立して動作
することができ、図２に示したような４ステージの命令
パイプラインを構成している。すなわち、命令バッファ
手段６を制御し、メモリから命令の読み込みを行なう機
能が命令パイプラインのＦステージユニットに対応し、
命令デコード手段７による命令の解読と汎用レジスタ手
段５から内部バス９へのデータのロード等の機能が命令
パイプラインのＤステージユニットに対応し、ＡＬＵ手
段７による演算が命令パイプラインのＥステージユニッ
トに対応し、ＡＬＵ手段７による演算結果を、汎用レジ
スタ手段５またはメモリへストアする機能が、Ｗステー
ジユニットに対応する。このように、命令の読み込み、
解読、演算実行、ストアの各機能を並列して動作させる
ことができる。

【００１９】本発明の一実施例の一般的な動作を説明す
る。外部メモリからデータ信号線を介して入力される命
令は、命令バッファ６に格納される。命令デコード回路
４は、命令バッファ６から命令を取り出し、解読を実行
し、解読した命令に従い、ＭＰＵ１内の各機能手段に制
御信号を与える。入力された命令によっては、汎用レジ
スタ手段５より、指定されたレジスタのデータが内部バ
ス９に出力される。ＡＬＵ手段７では、内部バス９上の
データをもとに、演算を行ない、内部バス９に演算結果
を出力する。内部バス９に出力された演算結果は、汎用
レジスタ５に格納されたり、データ信号線を介して外部
メモリに格納されたり、または、プログラムカウンタ手
段８とともにマルチプレクスされ、アドレス信号線を介
して外部メモリ参照に利用される。

【００２０】ある命令が命令バッファ６に格納され、命
令デコード回路４がこの命令を取り出して解読を開始す
ると、次の命令を命令バッファ６に格納する処理を開始
する。また、ある命令の解読が終了し、各機能手段が制
御され、演算が開始されると、命令デコード回路４は、
次の命令を命令バッファ６から取り出し、解読を開始す
るとともに、命令バッファ６へその次の命令を読み込む
処理を開始する。このようにして、多数の命令が並列的
に実行される。

【００２１】次に、メモリアクセスを含む命令の動作を
説明する。メモリアクセスを含む命令、例えば、ＬＯＡ
Ｄ／ＳＴＯＲＥ命令においては、アドレス生成命令とメ
モリアクセス命令とに分割されて入力される。

【００２２】命令バッファ６に入力されたアドレス生成
命令は、命令デコード回路４によって解読され、ＡＬＵ
７で演算されたアドレスデータをアドレスレジスタ２に
格納する。それと同時に、演算結果は内部バス９を介し
てアドレス信号として出力される。外部に接続されたＭ
ＭＵは、出力されたアドレス信号を解読し、各種フォル
トの検出を行ない、検出結果をフォルト信号として出力
する。ＭＭＵが出力するフォルト信号は、フォルトレジ
スタ３に格納される。メモリアドレス生成命令と対にな
るメモリアクセス命令は、命令デコード手段４で解読さ
れる際に、フォルトレジスタ３に格納されている値を参
照し、アクセスする仮想アドレスでのフォルトの有無を
確認する。フォルトが発生する場合は、フォルトの種類
に対応する例外処理命令のアドレスをプログラムカウン
タ８にセットするとともに、メモリアクセス命令以降の
命令で、例外処理命令よりも前に命令バッファ６に格納
されている命令を無効化するための制御信号を各機能手
段に送る。このとき、メモリアクセス命令は、命令デコ
ード回路４において処理されているところであるから、
演算ステージより前にフォルトの検出を行なうことがで
き、無効化される命令を、命令バッファ６に読み込んだ
命令程度に抑えることができるから、命令パイプライン
の効率を向上させることができる。

【００２３】上述の説明では、メモリアクセスを伴う命
令は、分割されて命令バッファ６に入力される例を示し
たが、アドレス生成命令と、メモリアクセス命令とを命
令デコード時に生成し、アドレス生成命令のデコードを
先に行ない、その後、メモリアクセス命令のデコードを
行なうように構成することもできる。

【００２４】

【発明の効果】以上の説明から明らかなように、本発明
によれば、メモリアクセスを含む命令であっても、演算
実行前にフォルトを検出することができるから、フォル
ト検出時に無効化する命令を減少させ、命令パイプライ
ンの効率化を図ることができるという効果がある。

【図面の簡単な説明】

【図１】 本発明のマイクロプロセッサ装置の一実施例
を示すブロック図である。

【図２】 ４ステージの命令パイプライン方式の説明図
である。

【図３】 ４ステージの命令パイプライン方式における
処理のタイムチャートである。

【符号の説明】

１ マイクロプロセッサ装置（ＭＰＵ）、２ アドレス
レジスタ、３ フォルトレジスタ、４ 命令デコード回
路、５ 汎用レジスタ、６ 命令バッファ、７算術論理
演算装置（ＡＬＵ）、８ プログラムカウンタ、９ 内
部バス。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 仮想記憶機能を有する命令パイプライン
   方式のマイクロプロセッサ装置において、仮想アドレス
   を格納するアドレスレジスタ手段と、仮想記憶機能によ
   り検出されるフォルトの情報を格納するフォルトレジス
   タ手段と、命令を解読しＭＰＵの各機能装置に制御信号
   を与える命令デコーダ手段を有し、該命令デコーダ手段
   はメモリアクセスを含む命令をアドレス生成命令とメモ
   リアクセス命令に分けてデコードし、アドレス生成命令
   実行時に仮想アドレスを上記アドレスレジスタ手段に格
   納するとともに、アドレス信号として出力し、メモリア
   クセス命令解読時にフォルトレジスタ手段を参照し、フ
   ォルトが発生していないことを確認して、上記アドレス
   レジスタ手段に格納された値をアドレスとして外部メモ
   リを参照するように構成したことを特徴とするマイクロ
   プロセッサ装置。