JPH0611057B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0611057B2 JPH0611057B2 JP61053367A JP5336786A JPH0611057B2 JP H0611057 B2 JPH0611057 B2 JP H0611057B2 JP 61053367 A JP61053367 A JP 61053367A JP 5336786 A JP5336786 A JP 5336786A JP H0611057 B2 JPH0611057 B2 JP H0611057B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- stage
- electrode
- base
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 (イ)産業上の利用分野 本発明は半導体基板内に複数のトランジスタを形成し、
これをダーリントン接続して形成した半導体装置に関す
るものであり、特にダーリントン接続した時のｈFEの温
度特性を改善した半導体装置に関するものである。
これをダーリントン接続して形成した半導体装置に関す
るものであり、特にダーリントン接続した時のｈFEの温
度特性を改善した半導体装置に関するものである。
(ロ)従来の技術 ダーリントン・トランジスタはトランジスタの電流増幅
率が高いため大電流のスイッチング等に使用される。
率が高いため大電流のスイッチング等に使用される。
一般に特公昭５９−２５３９０号公報（第２図(イ)・第
２図(ロ)）の如く、前段のトランジスタ(6)（ドライバ・
トランジスタ）のコレクタ・エミッタ(1)(2)間に後段ト
ランジスタ(7)（出力トランジスタ）のコレクタ・ベー
ス(1)(3)を接続し、前段のトランジスタ(6)のベース・
エミッタ(2)(4)間および後段のトランジスタ(7)のベー
ス・エミッタ(3)(5)間にそれぞれ拡散抵抗を形成してダ
ーリントン接続していた。
２図(ロ)）の如く、前段のトランジスタ(6)（ドライバ・
トランジスタ）のコレクタ・エミッタ(1)(2)間に後段ト
ランジスタ(7)（出力トランジスタ）のコレクタ・ベー
ス(1)(3)を接続し、前段のトランジスタ(6)のベース・
エミッタ(2)(4)間および後段のトランジスタ(7)のベー
ス・エミッタ(3)(5)間にそれぞれ拡散抵抗を形成してダ
ーリントン接続していた。
(ハ)発明が解決しようとする問題点 一般にシリコン基板に作成したトランジスタのｈFEは２
５〜１００℃で１００％程増加する。そのため温度上昇
するとコレクタ電流が増加し、更に温度上昇を生じる。
５〜１００℃で１００％程増加する。そのため温度上昇
するとコレクタ電流が増加し、更に温度上昇を生じる。
またダーリントン・トランジスタの電流増幅率は前段の
トランジスタと後段のトランジスタの電流増幅率の積で
表わされ、非常に大きな電流増幅率を得られる。
トランジスタと後段のトランジスタの電流増幅率の積で
表わされ、非常に大きな電流増幅率を得られる。
従って温度に対してダーリントン・トランジスタのｈFE
は相乗効果により非常に大きくなり、温度依存性が大き
くなる問題点を有していた。
は相乗効果により非常に大きくなり、温度依存性が大き
くなる問題点を有していた。
更には前段の拡散抵抗が正の温度特性を持つため、温度
が上がると抵抗が大きくなり前段のエミッタ電流が大き
くなる。従ってここではｈFEの温度特性が生じてくる。
が上がると抵抗が大きくなり前段のエミッタ電流が大き
くなる。従ってここではｈFEの温度特性が生じてくる。
(ニ)問題点を解決するための手段 本発明は斯上の問題点に鑑みてなされ、ダーリントン接
続された前段および後段のトランジスタを備えた半導体
装置に於いて、前記両トランジスタ(6)(7)のベース・エ
ミッタ領域(2)(3)(4)(5)に夫々オーミックコンタクトさ
れた第１層のベース・エミッタ電極(8)(10)(9)(11)と、
前記半導体基板(1)上に形成された第１の絶縁膜(12)
と、該第１の絶縁膜(12)を介して前記前段のトランジス
タ(6)の第１層のベース・エミッタ電極(8)(9)間にバイ
アス抵抗として接続されるポリシリコン抵抗(13)と、前
記第１層のベース・エミッタ電極(8)(9)(10)(11)および
ポリシリコン抵抗(13)を被覆するように形成された第２
の絶縁膜(14)と、該第２の絶縁膜(14)を介して前記両ト
ランジスタ(6)(7)の第１層のベース・エミッタ電極(8)
(9)(10)(11)とダーリントン接続される第２の電極(15)
(16)(17)とを具備することで解決するものである。
続された前段および後段のトランジスタを備えた半導体
装置に於いて、前記両トランジスタ(6)(7)のベース・エ
ミッタ領域(2)(3)(4)(5)に夫々オーミックコンタクトさ
れた第１層のベース・エミッタ電極(8)(10)(9)(11)と、
前記半導体基板(1)上に形成された第１の絶縁膜(12)
と、該第１の絶縁膜(12)を介して前記前段のトランジス
タ(6)の第１層のベース・エミッタ電極(8)(9)間にバイ
アス抵抗として接続されるポリシリコン抵抗(13)と、前
記第１層のベース・エミッタ電極(8)(9)(10)(11)および
ポリシリコン抵抗(13)を被覆するように形成された第２
の絶縁膜(14)と、該第２の絶縁膜(14)を介して前記両ト
ランジスタ(6)(7)の第１層のベース・エミッタ電極(8)
(9)(10)(11)とダーリントン接続される第２の電極(15)
(16)(17)とを具備することで解決するものである。
(ホ)作用 前段のトランジスタ(6)のベース・エミッタ電極(8)(9)
間にポリシリコンよりなる抵抗(13)をバイアス抵抗とし
て形成する。一般にポリシリコンは第５図に示す如く、
負の温度係数を有しているため、温度が上昇するとポリ
シリコン抵抗(13)は減少し、そしてベース電流の一部が
ポリシリコンを経由して流れるため、エミッタ電流の増
加を防止できる。
間にポリシリコンよりなる抵抗(13)をバイアス抵抗とし
て形成する。一般にポリシリコンは第５図に示す如く、
負の温度係数を有しているため、温度が上昇するとポリ
シリコン抵抗(13)は減少し、そしてベース電流の一部が
ポリシリコンを経由して流れるため、エミッタ電流の増
加を防止できる。
(ヘ)実施例 本発明の実施例を第１図乃至第７図を参照しながらＮＰ
Ｎ型のトランジスタでダーリントン接続された半導体装
置について説明する。尚本発明はＰＮＰ型のトランジス
タでダーリントン接続された半導体装置においても有効
である。
Ｎ型のトランジスタでダーリントン接続された半導体装
置について説明する。尚本発明はＰＮＰ型のトランジス
タでダーリントン接続された半導体装置においても有効
である。
先ず第１図(イ)・第１図(ロ)を参照しながら本発明の第１
の実施例を詳述する。第１図(ロ)に示す如く、Ｎ型のシ
リコン基板よりなるコレクタ領域(1)と、該コレクタ領
域(1)に形成される２つのＰ型のベース領域(2)(3)と、
該両ベース領域(2)(3)の中に夫々形成されるＮ型のエミ
ッタ領域(4)(5)と、がある。
の実施例を詳述する。第１図(ロ)に示す如く、Ｎ型のシ
リコン基板よりなるコレクタ領域(1)と、該コレクタ領
域(1)に形成される２つのＰ型のベース領域(2)(3)と、
該両ベース領域(2)(3)の中に夫々形成されるＮ型のエミ
ッタ領域(4)(5)と、がある。
ここで前記半導体基板に所定の耐圧が得られるようにエ
ピタキシャル層(1)を形成し、前記エピタキシャル層(1)
上にシリコン酸化膜を形成する。その後前記エピタキシ
ャル層(1)内に２つのベース領域(2)(3)を形成するため
の拡散孔を開口し、不純物拡散源であるボロングラスを
付着またはボロンを注入した後、再度シリコン酸化膜を
被覆し、ベース領域(2)(3)を熱拡散で形成する。次に前
述と同様に不純物拡散源であるＮ型の不純物拡散源であ
るリン、ヒ素を使用して、２つのベース領域(2)(3)内に
エミッタ領域(4)(5)を熱拡散する。従ってドライバー・
トランジスタとなる前段のトランジスタ(6)と、出力ト
ランジスタとなる後段のトランジスタ(7)が形成され
る。
ピタキシャル層(1)を形成し、前記エピタキシャル層(1)
上にシリコン酸化膜を形成する。その後前記エピタキシ
ャル層(1)内に２つのベース領域(2)(3)を形成するため
の拡散孔を開口し、不純物拡散源であるボロングラスを
付着またはボロンを注入した後、再度シリコン酸化膜を
被覆し、ベース領域(2)(3)を熱拡散で形成する。次に前
述と同様に不純物拡散源であるＮ型の不純物拡散源であ
るリン、ヒ素を使用して、２つのベース領域(2)(3)内に
エミッタ領域(4)(5)を熱拡散する。従ってドライバー・
トランジスタとなる前段のトランジスタ(6)と、出力ト
ランジスタとなる後段のトランジスタ(7)が形成され
る。
次に第１図(イ)に於いて、一点鎖線で示されている如
く、半導体基板表面に露出している両トランジスタ(6)
(7)のベース・エミッタ領域(2)(3)・(4)(5)上に夫々オ
ーミックコンタクトされた第１層のベース・エミッタ電
極(8)(9)(10)(11)と、前記半導体基板上に形成された第
１の絶縁膜(12)と、該第１の絶縁膜(12)を介して前記前
段のトランジスタ(6)の第１層のベース・エミッタ電極
(8)(9)間にバイアス抵抗として接続されたポリシリコン
抵抗(13)とがある。
く、半導体基板表面に露出している両トランジスタ(6)
(7)のベース・エミッタ領域(2)(3)・(4)(5)上に夫々オ
ーミックコンタクトされた第１層のベース・エミッタ電
極(8)(9)(10)(11)と、前記半導体基板上に形成された第
１の絶縁膜(12)と、該第１の絶縁膜(12)を介して前記前
段のトランジスタ(6)の第１層のベース・エミッタ電極
(8)(9)間にバイアス抵抗として接続されたポリシリコン
抵抗(13)とがある。
本構成は本発明の第１の特徴とするところであり、前記
第１の絶縁膜(12)を介して前記前段のトランジスタ(6)
の第１層のベース・エミッタ電極(8)(9)間にバイアス抵
抗として接続されたポリシリコン抵抗(13)にある。
第１の絶縁膜(12)を介して前記前段のトランジスタ(6)
の第１層のベース・エミッタ電極(8)(9)間にバイアス抵
抗として接続されたポリシリコン抵抗(13)にある。
前記ポリシリコン抵抗体(13)は不純物を拡散していない
状態で約５０００Åの厚さで形成し、例えばリンを所定
の濃度となるような条件でイオン注入し、窒素ガス雰囲
気中で温度１０００℃、３０分間アニールをする。例え
ばポリシリコン抵抗体(13)のシート抵抗を１ＫΩ／口と
すると温度の変化率は−３５００PPm／℃となる。従っ
て前記ポリシリコン抵抗体(13)は負の温度係数を有し、
温度が大きくなると抵抗値は小さくなるために、後述す
る如くダーリントン接続された後段のトランジスタのベ
ースに入る電流は減少し、後段のトランジスタのコレク
タ電流は小さくなる。
状態で約５０００Åの厚さで形成し、例えばリンを所定
の濃度となるような条件でイオン注入し、窒素ガス雰囲
気中で温度１０００℃、３０分間アニールをする。例え
ばポリシリコン抵抗体(13)のシート抵抗を１ＫΩ／口と
すると温度の変化率は−３５００PPm／℃となる。従っ
て前記ポリシリコン抵抗体(13)は負の温度係数を有し、
温度が大きくなると抵抗値は小さくなるために、後述す
る如くダーリントン接続された後段のトランジスタのベ
ースに入る電流は減少し、後段のトランジスタのコレク
タ電流は小さくなる。
従ってｈFEは第４図に示す如く温度に対して正の温度特
性をもつが、ポリシリコン抵抗体(13)の負の温度特性に
よりｈFEの温度依存性を制御することが可能となる。
性をもつが、ポリシリコン抵抗体(13)の負の温度特性に
よりｈFEの温度依存性を制御することが可能となる。
更に前記両トランジスタ(6)(7)の第１層のベース・エミ
ッタ電極(8)(9)(10)(11)およびポリシリコン抵抗(13)を
被覆するように形成された第２の絶縁膜(14)と、該第２
の絶縁膜(14)を介して前記両トランジスタ(6)(7)の第１
層のベース・エミッタ電極(8)(9)(10)(11)とダーリント
ン接続される第２層の電極(15)(16)(17)とで本発明は構
成される。
ッタ電極(8)(9)(10)(11)およびポリシリコン抵抗(13)を
被覆するように形成された第２の絶縁膜(14)と、該第２
の絶縁膜(14)を介して前記両トランジスタ(6)(7)の第１
層のベース・エミッタ電極(8)(9)(10)(11)とダーリント
ン接続される第２層の電極(15)(16)(17)とで本発明は構
成される。
本構成は本発明の第２の特徴とするところであり、前述
したように両トランジスタ(6)(7)の第１層のベース・エ
ミッタ電極(8)(9)(10)(11)およびポリシリコン抵抗(13)
を被覆するように、例えばＣＶＤ法により約２００００
Åの厚さでシリコン酸化膜(14)を形成する。更に前記両
トランジスタ(6)(7)の第１層のベース・エミッタ電極
(8)(9)(10)(11)と接続するために、前記シリコン酸化膜
(14)を蝕刻法で開口する。その後第３図に示す如くダー
リントン接続するように例えばアルミニウム等を蒸着し
第２層の電極(15)(16)(17)を形成する。第２層の電極(1
5)は前段のトランジスタ(6)の第１層のベース電極(8)と
オーミックコンタクトし、第２層の電極(16)は前段のト
ランジスタ(6)の第１層のエミッタ電極(9)と後段のトラ
ンジスタ(7)の第１層のベース電極(10)とをオーミック
コンタクトし、第２層の電極(17)は後段のトランジスタ
(7)の第１層のエミッタ電極(11)とオーミックコンタク
トしている。
したように両トランジスタ(6)(7)の第１層のベース・エ
ミッタ電極(8)(9)(10)(11)およびポリシリコン抵抗(13)
を被覆するように、例えばＣＶＤ法により約２００００
Åの厚さでシリコン酸化膜(14)を形成する。更に前記両
トランジスタ(6)(7)の第１層のベース・エミッタ電極
(8)(9)(10)(11)と接続するために、前記シリコン酸化膜
(14)を蝕刻法で開口する。その後第３図に示す如くダー
リントン接続するように例えばアルミニウム等を蒸着し
第２層の電極(15)(16)(17)を形成する。第２層の電極(1
5)は前段のトランジスタ(6)の第１層のベース電極(8)と
オーミックコンタクトし、第２層の電極(16)は前段のト
ランジスタ(6)の第１層のエミッタ電極(9)と後段のトラ
ンジスタ(7)の第１層のベース電極(10)とをオーミック
コンタクトし、第２層の電極(17)は後段のトランジスタ
(7)の第１層のエミッタ電極(11)とオーミックコンタク
トしている。
ここで従来例である第２図(イ)を見ると、前段のトラン
ジスタ(6)のベース電極(15)は耐圧を向上するためにフ
ィールドプレート構造となっている。しかし前段のトラ
ンジスタ(6)のエミッタ電極と後段のベース電極を接続
する電極(16)が邪魔をするために、前段のトランジスタ
(6)のエミッタ領域(4)全体を囲むように前記前段のトラ
ンジスタ(6)のベース電極(15)を形成することが不可能
であるが、本発明の構成の如く形成すると、前段のトラ
ンジスタ(6)の第１層のベース電極(8)はフィールドプレ
ートの欠損部がない形状で形成できる。
ジスタ(6)のベース電極(15)は耐圧を向上するためにフ
ィールドプレート構造となっている。しかし前段のトラ
ンジスタ(6)のエミッタ電極と後段のベース電極を接続
する電極(16)が邪魔をするために、前段のトランジスタ
(6)のエミッタ領域(4)全体を囲むように前記前段のトラ
ンジスタ(6)のベース電極(15)を形成することが不可能
であるが、本発明の構成の如く形成すると、前段のトラ
ンジスタ(6)の第１層のベース電極(8)はフィールドプレ
ートの欠損部がない形状で形成できる。
次に第６図(イ)・第６図(ロ)を参照しながら本発明の第２
の実施例を詳述する。先ずＮ型のシリコン基板よりなる
コレクタ領域(1)と、該コレクタ領域(1)に形成される２
つのＰ型のベース領域(2)(3)と、該両ベース領域(2)(3)
のほぼ全表面に設けられたエミッタ領域(4)(5)と、該両
エミッタ領域(4)(5)内に多数島状に配置するように形成
された前記両ベース領域(2)(3)のコンタクト領域(4′)
…(4′)、(5′)…(5′)と、前記両エミッタ領域(4)(5)
のほぼ全面にオーミックコンタクトするよう形成された
第１層のエミッタ電極(9)(11)と、前記ベース領域(2)
(3)とオーミックコンタクトするように形成された第１
層のベース電極(8)(10)がある。
の実施例を詳述する。先ずＮ型のシリコン基板よりなる
コレクタ領域(1)と、該コレクタ領域(1)に形成される２
つのＰ型のベース領域(2)(3)と、該両ベース領域(2)(3)
のほぼ全表面に設けられたエミッタ領域(4)(5)と、該両
エミッタ領域(4)(5)内に多数島状に配置するように形成
された前記両ベース領域(2)(3)のコンタクト領域(4′)
…(4′)、(5′)…(5′)と、前記両エミッタ領域(4)(5)
のほぼ全面にオーミックコンタクトするよう形成された
第１層のエミッタ電極(9)(11)と、前記ベース領域(2)
(3)とオーミックコンタクトするように形成された第１
層のベース電極(8)(10)がある。
更には前記半導体基板(1)上に形成された第１の絶縁膜
(12)と、該第１の絶縁膜(12)を介して前記前段のトラン
ジスタ(6)の第１層のベース・エミッタ電極(8)(9)間に
バイアス抵抗として接続されるポリシリコン抵抗(13)が
ある。
(12)と、該第１の絶縁膜(12)を介して前記前段のトラン
ジスタ(6)の第１層のベース・エミッタ電極(8)(9)間に
バイアス抵抗として接続されるポリシリコン抵抗(13)が
ある。
従って第１の実施例において説明したように、ポリシリ
コン抵抗体(13)の負の温度特性によりｈFEの温度依存性
を制御することができる。
コン抵抗体(13)の負の温度特性によりｈFEの温度依存性
を制御することができる。
更に前記両トランジスタ(6)(7)の第１層のべース・エミ
ッタ電極(8)(9)(10)(11)およびポリシリコン抵抗(13)を
被覆するように形成された第２の絶縁膜(14)と、該第２
の絶縁膜(14)を介して両トランジスタ(6)(7)の第１層の
べース・エミッタ電極(8)(9)(10)(11)とダーリントン接
続される第２の電極(15)(16)(17)とで本発明の第２の実
施例は構成される。
ッタ電極(8)(9)(10)(11)およびポリシリコン抵抗(13)を
被覆するように形成された第２の絶縁膜(14)と、該第２
の絶縁膜(14)を介して両トランジスタ(6)(7)の第１層の
べース・エミッタ電極(8)(9)(10)(11)とダーリントン接
続される第２の電極(15)(16)(17)とで本発明の第２の実
施例は構成される。
従って多数の島状のベースとエミッタとのユニットによ
り構成され、これらのユニット・トランジスタが図では
大きく示しているが実際は２００μｍ×２００μｍと小
さいため高速動作が可能となり、更には前段・後段のト
ランジスタ(6)(7)にそれぞれ数百個並べて並列動作させ
ることで大電流で高速動作が可能となる。またフィール
ド・プレートとなる前段のトランジスタ(6)の第１層の
ベース電極(8)も良好に形成できるため耐圧を向上でき
る。
り構成され、これらのユニット・トランジスタが図では
大きく示しているが実際は２００μｍ×２００μｍと小
さいため高速動作が可能となり、更には前段・後段のト
ランジスタ(6)(7)にそれぞれ数百個並べて並列動作させ
ることで大電流で高速動作が可能となる。またフィール
ド・プレートとなる前段のトランジスタ(6)の第１層の
ベース電極(8)も良好に形成できるため耐圧を向上でき
る。
更に第７図(イ)・第７図(ロ)を参照しながら本発明の第３
の実施例を詳述する。前述の実施例と同様にコレクタ領
域(1)に形成される２つのＰ型のベース領域(2)(3)と、
該両ベース領域(2)(3)に形成される多数の分割エミッタ
領域(4)…(4)、(5)…(5)と、前記両分割エミッタ領域(4)
…(4)、(5)…(5)夫々に形成される第１層のエミッタ電極
(9)…(9)、(11)…(11)と、前記ベース領域(2)(3)に形成
される第１層のベース電極(8)(10)とがある。
の実施例を詳述する。前述の実施例と同様にコレクタ領
域(1)に形成される２つのＰ型のベース領域(2)(3)と、
該両ベース領域(2)(3)に形成される多数の分割エミッタ
領域(4)…(4)、(5)…(5)と、前記両分割エミッタ領域(4)
…(4)、(5)…(5)夫々に形成される第１層のエミッタ電極
(9)…(9)、(11)…(11)と、前記ベース領域(2)(3)に形成
される第１層のベース電極(8)(10)とがある。
また前記半導体基板(1)上に形成された第１の絶縁膜(1
2)と、該第１の絶縁膜(12)を介して前記前段のトランジ
スタ(6)の第１層のベース・エミッタ電極(8)(9)間にバ
イアス抵抗として接続されるポリシリコン抵抗(13)があ
る。
2)と、該第１の絶縁膜(12)を介して前記前段のトランジ
スタ(6)の第１層のベース・エミッタ電極(8)(9)間にバ
イアス抵抗として接続されるポリシリコン抵抗(13)があ
る。
更に前記両トランジスタ(6)(7)の第１層のべース・エミ
ッタ電極(8)(9)(10)(11)およびポリシリコン抵抗(13)を
被覆するように形成された第２の絶縁膜(14)と、該第２
の絶縁膜(14)を介して両トランジスタ(6)(7)の第１層の
べース・エミッタ電極(8)(9)(10)(11)とダーリントン接
続される第２の電極(15)(16)(17)とで本発明の第３の実
施例は構成される。
ッタ電極(8)(9)(10)(11)およびポリシリコン抵抗(13)を
被覆するように形成された第２の絶縁膜(14)と、該第２
の絶縁膜(14)を介して両トランジスタ(6)(7)の第１層の
べース・エミッタ電極(8)(9)(10)(11)とダーリントン接
続される第２の電極(15)(16)(17)とで本発明の第３の実
施例は構成される。
従って分割エミッタ型のトランジスタがダーリントン接
続され大電流で高速動作が可能となり、ポリシリコン抵
抗体(13)によりｈFEの温度依存性を制御できる。更には
フィールド・プレートとなる前段のトランジスタ(6)の
第１層のベース電極(8)も良好に形成できるため耐圧を
向上できる。
続され大電流で高速動作が可能となり、ポリシリコン抵
抗体(13)によりｈFEの温度依存性を制御できる。更には
フィールド・プレートとなる前段のトランジスタ(6)の
第１層のベース電極(8)も良好に形成できるため耐圧を
向上できる。
(ト)発明の効果 以上の説明からも明らかな如く、少なくとも前記前段の
トランジスタ(6)のべース・エミッタ(8)(9)間に負性抵
抗であるポリシリコン抵抗体(13)をバイアス抵抗として
形成することで、ｈFEの温度依存性が小さいダーリント
ン接続されている半導体装置を形成できる。
トランジスタ(6)のべース・エミッタ(8)(9)間に負性抵
抗であるポリシリコン抵抗体(13)をバイアス抵抗として
形成することで、ｈFEの温度依存性が小さいダーリント
ン接続されている半導体装置を形成できる。
また第１層の電極と第２層の電極に多層に形成してある
ためフィールド・プレートを良好に形成できるために耐
圧の向上ができる。
ためフィールド・プレートを良好に形成できるために耐
圧の向上ができる。
更にはトランジスタ構造を第２・第３の実施例の如く形
成することで高周波で大電流用のダーリントン接続され
た半導体装置が可能となる。
成することで高周波で大電流用のダーリントン接続され
た半導体装置が可能となる。
第１図(イ)は本発明の第１の実施例であり半導体装置の
平面図、第１図(ロ)は本発明によるＸ−Ｘ′線による半
導体装置の断面図、第２図(イ)は従来の半導体装置の平
面図、第２図(ロ)は従来の半導体装置のＸ−Ｘ′線によ
る断面図、第３図は半導体装置の等価回路図、第４図は
コレクタ電流とｈFEの特性図、第５図はソート抵抗と温
度係数の特性図、第６図(イ)・第７図(イ)は第２・第３の
実施例であり半導体装置の平面図、第６図(ロ)・第７図
(ロ)はＸ−Ｘ′線による半導体装置の断面図である。 (1)はコレクタ領域、(2)(3)はベース領域、(4)(5)はエ
ミッタ領域、(6)は前段のトランジスタ、(7)は後段のト
ランジスタ、(8)(9)(10)(11)は第１層のベース・エミッ
タ電極、(12)は第１の絶縁膜、(13)はポリシリコン抵
抗、(14)は第２の絶縁膜、(15)(16)(17)は第２の絶縁膜
である。
平面図、第１図(ロ)は本発明によるＸ−Ｘ′線による半
導体装置の断面図、第２図(イ)は従来の半導体装置の平
面図、第２図(ロ)は従来の半導体装置のＸ−Ｘ′線によ
る断面図、第３図は半導体装置の等価回路図、第４図は
コレクタ電流とｈFEの特性図、第５図はソート抵抗と温
度係数の特性図、第６図(イ)・第７図(イ)は第２・第３の
実施例であり半導体装置の平面図、第６図(ロ)・第７図
(ロ)はＸ−Ｘ′線による半導体装置の断面図である。 (1)はコレクタ領域、(2)(3)はベース領域、(4)(5)はエ
ミッタ領域、(6)は前段のトランジスタ、(7)は後段のト
ランジスタ、(8)(9)(10)(11)は第１層のベース・エミッ
タ電極、(12)は第１の絶縁膜、(13)はポリシリコン抵
抗、(14)は第２の絶縁膜、(15)(16)(17)は第２の絶縁膜
である。
Claims (1)
- 【請求項１】コレクタ領域となる逆導電型の半導体層
と、 この半導体層に形成された一導電型の前段のベース領域
および後段のベース領域と、 この前段のベース領域および後段のベース領域内に形成
された逆導電型の前段のエミッタ領域および後段のエミ
ッタ領域と、 前記半導体層を覆う第１層目の絶縁層と、 この第１層目の絶縁膜に形成された開口部を介して前記
前段のエミッタ領域および後段のエミッタ領域と電気的
に接続した第１層目の前段のエミッタ電極および後段の
エミッタ電極と、 前記前段のベース領域および後段のベース領域と電気的
に接続し、前記前段のエミッタ電極および後段のエミッ
タ電極を囲みリング状に形成された第１層目の前段のベ
ース電極および後段のベース電極と、 前記第１層目の絶縁膜上に形成され、前記第１層目の前
段のベース電極と前記第１層目の前段のエミッタ電極と
の間に電気的に接続され、主要部分を前記ベース領域上
に設けた負の温度係数を有するポリシリコン抵抗と、 前記半導体層を覆う第２層目の絶縁膜と、 この第２層目の絶縁膜に形成された開口部を介して前記
第１層目の前段のベース電極と電気的に接続した電極
と、 前記第２層目の絶縁膜に形成された開口部を介して前記
第１層目の前段のエミッタ電極および前記第１層目の後
段のベース電極と電気的に接続した電極と、 前記第２層目の絶縁膜に形成された開口部を介して前記
第１層目の後段のエミッタ電極と電気的に接続した電極
と を有することを特徴とした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61053367A JPH0611057B2 (ja) | 1986-03-11 | 1986-03-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61053367A JPH0611057B2 (ja) | 1986-03-11 | 1986-03-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62210674A JPS62210674A (ja) | 1987-09-16 |
| JPH0611057B2 true JPH0611057B2 (ja) | 1994-02-09 |
Family
ID=12940842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61053367A Expired - Fee Related JPH0611057B2 (ja) | 1986-03-11 | 1986-03-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611057B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187311A (en) * | 1989-06-07 | 1993-02-16 | Mitsubishi Gas Chemical Company, Inc. | Methylthiophenol derivatives and p-methylthiophenyl chloroformates and processes for producing these derivatives |
| JP4934905B2 (ja) * | 2001-05-08 | 2012-05-23 | サンケン電気株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55158666A (en) * | 1979-05-29 | 1980-12-10 | Toshiba Corp | Semiconductor device |
| JPS5629360A (en) * | 1979-08-17 | 1981-03-24 | Nec Corp | Composite semiconductor device |
| JPS5911677A (ja) * | 1982-07-13 | 1984-01-21 | Nec Corp | モノリシツク集積回路 |
-
1986
- 1986-03-11 JP JP61053367A patent/JPH0611057B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62210674A (ja) | 1987-09-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3982266A (en) | Integrated injection logic having high inverse current gain | |
| US3694762A (en) | Voltage amplifier | |
| US3755722A (en) | Resistor isolation for double mesa transistors | |
| JPH0611057B2 (ja) | 半導体装置 | |
| US3969747A (en) | Complementary bipolar transistors with IIL type common base drivers | |
| US3260900A (en) | Temperature compensating barrier layer semiconductor | |
| US3836996A (en) | Semiconductor darlington circuit | |
| US4136355A (en) | Darlington transistor | |
| US4160986A (en) | Bipolar transistors having fixed gain characteristics | |
| JP3396125B2 (ja) | 定電圧ダイオード | |
| JPH0529135B2 (ja) | ||
| US3836997A (en) | Semiconductor darlington circuit | |
| JPH05235365A (ja) | 複合半導体装置 | |
| US4249192A (en) | Monolithic integrated semiconductor diode arrangement | |
| JPH0577296B2 (ja) | ||
| US5594272A (en) | Bipolar transistor with base and emitter contact holes having shorter central portions | |
| US4042948A (en) | Integrated circuit isolation with mesas and/or insulating substrate | |
| JPS60119769A (ja) | 半導体装置 | |
| JPH02177476A (ja) | 半導体装置 | |
| JPS63211674A (ja) | トランジスタ | |
| JPS6060753A (ja) | 半導体装置 | |
| JP2953623B2 (ja) | プレーナ型サイリスタ | |
| JPH05175438A (ja) | バイポーラトランジスタ集積回路 | |
| JP2648027B2 (ja) | Ｉｉｌ型半導体装置 | |
| JPS6248905B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |