JPH06105931B2 - 初期プログラムロ−ド方式 - Google Patents
初期プログラムロ−ド方式Info
- Publication number
- JPH06105931B2 JPH06105931B2 JP21509685A JP21509685A JPH06105931B2 JP H06105931 B2 JPH06105931 B2 JP H06105931B2 JP 21509685 A JP21509685 A JP 21509685A JP 21509685 A JP21509685 A JP 21509685A JP H06105931 B2 JPH06105931 B2 JP H06105931B2
- Authority
- JP
- Japan
- Prior art keywords
- program
- storage device
- control
- spare
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Monitoring And Testing Of Exchanges (AREA)
- Exchange Systems With Centralized Control (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、予備プログラム記憶装置を用いた電子交換シ
ステムの初期プログラムロード方式に関する。
ステムの初期プログラムロード方式に関する。
予備プログラム記憶装置、例えば、カートリッジ磁気テ
ープ装置を用いた自動初期プログラムロード方式に関し
ては、例えば特開昭59−94958号公報に示されるものが
ある。しかしこの技術では、カートリッジ磁気テープ装
置を通常の課金情報出力等に用いる場合と、自動で初期
プログラムロードを用いる場合との動作速度の切替えに
ついて論じていない。すなわち上記で論じられている様
な技術では、常に複数の端末間及びデータチャネル間の
動作の競合により生ずる待合せを想定したデータ転送制
御方式をとっている。
ープ装置を用いた自動初期プログラムロード方式に関し
ては、例えば特開昭59−94958号公報に示されるものが
ある。しかしこの技術では、カートリッジ磁気テープ装
置を通常の課金情報出力等に用いる場合と、自動で初期
プログラムロードを用いる場合との動作速度の切替えに
ついて論じていない。すなわち上記で論じられている様
な技術では、常に複数の端末間及びデータチャネル間の
動作の競合により生ずる待合せを想定したデータ転送制
御方式をとっている。
したがって、初期プログラムロード時には、上記競合が
あり得ないにもかかわらず、上記通常の動作時と同じ速
度で制御しているために、カートリッジ磁気テープ装置
の動作速度の能力を最大限に活用できないという問題が
あった。
あり得ないにもかかわらず、上記通常の動作時と同じ速
度で制御しているために、カートリッジ磁気テープ装置
の動作速度の能力を最大限に活用できないという問題が
あった。
本発明の目的は、電子交換システムにおいて、予備プロ
グラム記憶装置の動作速度を最大限に活用し、初期プロ
グラムロード時間を短縮するための初期プログラムロー
ド方式を提供することにある。
グラム記憶装置の動作速度を最大限に活用し、初期プロ
グラムロード時間を短縮するための初期プログラムロー
ド方式を提供することにある。
本発明は、電子交換システムにおいて初期プログラムロ
ード時には、端末間及びデータチャネル相互間のアクセ
ス競合がないことに着目し、カートリッジ磁気デープ装
置内に動作速度を切替える制御手段を設け、プログラム
破壊によるシステムダウン時に、それを監視する監視制
御回路からの指示により、上記動作速度を切替えて、予
備プログラム記憶装置の最大限の転送速度でもって、初
期プログラムロードを行う方式である。
ード時には、端末間及びデータチャネル相互間のアクセ
ス競合がないことに着目し、カートリッジ磁気デープ装
置内に動作速度を切替える制御手段を設け、プログラム
破壊によるシステムダウン時に、それを監視する監視制
御回路からの指示により、上記動作速度を切替えて、予
備プログラム記憶装置の最大限の転送速度でもって、初
期プログラムロードを行う方式である。
以下、本発明の一実施例を第１図により説明する。
第１図は、カートリッジ磁気テープ装置を用いた電子交
換システムの１構成例を示すブロック図である。第１図
において、1a及び1bは中央処理装置（以下CPという）で
あり、両者でもって２重化構成である。2a−0,2a−1,2b
−0,2b−１はデータチャネル装置（以下DCHという）で
あり、3a−0,3a−1,3b−０及び3b−１は上記各DCHに接
続される入出力バス（以下IOバスという）である。さら
に各IOバスに、4a,4bの外部記憶装置（以下FMとい
う）、5a,5bのキーボード付表示装置（以下CRTとい
う）、さらに6a,6bのカートリッジ磁気テープ装置（以
下CMTEという）及び7a,7bの共通線信号装置（以下CSEと
いう）が接続されている。また、各CP1a,1b内に8a,8bの
主記憶装置（以下MMという）を有し、通常は一方のCPが
MM内に格納しているプログラムを実行し、例えば９の通
話路バス（以下SPバスという）を介して、10の通話路系
装置（以下SP装置という）の制御を行って交換システム
の機能を果している。
換システムの１構成例を示すブロック図である。第１図
において、1a及び1bは中央処理装置（以下CPという）で
あり、両者でもって２重化構成である。2a−0,2a−1,2b
−0,2b−１はデータチャネル装置（以下DCHという）で
あり、3a−0,3a−1,3b−０及び3b−１は上記各DCHに接
続される入出力バス（以下IOバスという）である。さら
に各IOバスに、4a,4bの外部記憶装置（以下FMとい
う）、5a,5bのキーボード付表示装置（以下CRTとい
う）、さらに6a,6bのカートリッジ磁気テープ装置（以
下CMTEという）及び7a,7bの共通線信号装置（以下CSEと
いう）が接続されている。また、各CP1a,1b内に8a,8bの
主記憶装置（以下MMという）を有し、通常は一方のCPが
MM内に格納しているプログラムを実行し、例えば９の通
話路バス（以下SPバスという）を介して、10の通話路系
装置（以下SP装置という）の制御を行って交換システム
の機能を果している。
ここで、11a,11bは上記プログラムによるシステム制御
が不可能なシステム障害を検出し、システムの再構成を
制御する制御回路（以下ECTLという）であり、信号線12
を介して相互に、自系での上記障害検出及び制御状態を
通知し合っている。
が不可能なシステム障害を検出し、システムの再構成を
制御する制御回路（以下ECTLという）であり、信号線12
を介して相互に、自系での上記障害検出及び制御状態を
通知し合っている。
すなわち、上記システムの障害による再構成動作の概略
は以下の様になる。
は以下の様になる。
いま、1aのCPがプログラムを実行しシステム制御を行っ
ているとする。ここで8aのMM内のプログラムあるはデー
タが何かの要因で破壊され、上記システム制御が不可能
な状態に陥ると、11aのECTLがこれを検出する。次に11a
のECTLの検出及び制御に基づいてCP1aは4aのFM内に格納
されているプログラムとデータを3a−０のIOバス及び2a
−０のDCHを介して、8aのMMへロードする様制御し、し
かる後に再び8aのMMのプログラムを実行しシステム制御
の続行を試みる。
ているとする。ここで8aのMM内のプログラムあるはデー
タが何かの要因で破壊され、上記システム制御が不可能
な状態に陥ると、11aのECTLがこれを検出する。次に11a
のECTLの検出及び制御に基づいてCP1aは4aのFM内に格納
されているプログラムとデータを3a−０のIOバス及び2a
−０のDCHを介して、8aのMMへロードする様制御し、し
かる後に再び8aのMMのプログラムを実行しシステム制御
の続行を試みる。
もしここで、4aのFMから8aのMMへロードしたプログラム
もまた破壊されていてシステム制御の続行が不可能な場
合には、再び11aのECTLがこれを検出し、今度は、信号
線12を介して、その旨を11bのECTLへ通知する。
もまた破壊されていてシステム制御の続行が不可能な場
合には、再び11aのECTLがこれを検出し、今度は、信号
線12を介して、その旨を11bのECTLへ通知する。
一方上記11bのECTLの受信結果に基づいて、1bのCPは予
め8bのMMに格納されている。プログラムを実行して、シ
ステム制御を1aのCPに代わって行うことを試みる。
め8bのMMに格納されている。プログラムを実行して、シ
ステム制御を1aのCPに代わって行うことを試みる。
ここでもまた8bのMM内のプログラムの破壊等によりシス
テム制御が不可能な場合は上記と同様4bのFMから8bのMM
へプログラムをロードしてシステム制御の続行を試み
る。それでもなおシステム制御が不可能となると11bのE
CTLがこれを検出し、再び1aのCPによるシステム制御を
行わせるべく、信号線12を介して上記に検出結果を通知
する。通知を受信した11aのECTL及び1aのCPは上記と同
様の一連の制御を行いシステム制御を試みて、不可能で
あれば再び11bのECTL及び1bのCPへシステム制御を委ね
る。
テム制御が不可能な場合は上記と同様4bのFMから8bのMM
へプログラムをロードしてシステム制御の続行を試み
る。それでもなおシステム制御が不可能となると11bのE
CTLがこれを検出し、再び1aのCPによるシステム制御を
行わせるべく、信号線12を介して上記に検出結果を通知
する。通知を受信した11aのECTL及び1aのCPは上記と同
様の一連の制御を行いシステム制御を試みて、不可能で
あれば再び11bのECTL及び1bのCPへシステム制御を委ね
る。
これら一連の制御と障害の相互通知は、いずれか一方の
CPによりシステム制御が可能となるまでくり返し続け
る。
CPによりシステム制御が可能となるまでくり返し続け
る。
しかし、1a及び1bのCPによるシステム制御の試みが上記
の如く、くり返される場合は、8a及び8bのMMさらに4a及
び4bのFMの全てに格納されているプログラムあるいはデ
ータが異常であるため、上記MMやFMに格納されているプ
ログラムによるシステム制御の可能性は皆無に近い。し
たがって、システムが上記の如き状態に陥った場合に
は、内容の保証されたプログラム及びデータを上記MMあ
るいはFMの少なくとも一方に、外部から初期プログラム
ロードを行うために6a及び6bのCMTEを用いる。
の如く、くり返される場合は、8a及び8bのMMさらに4a及
び4bのFMの全てに格納されているプログラムあるいはデ
ータが異常であるため、上記MMやFMに格納されているプ
ログラムによるシステム制御の可能性は皆無に近い。し
たがって、システムが上記の如き状態に陥った場合に
は、内容の保証されたプログラム及びデータを上記MMあ
るいはFMの少なくとも一方に、外部から初期プログラム
ロードを行うために6a及び6bのCMTEを用いる。
ところで、第１図の13a,13bは上記の如きECTL11a,11bの
動作に基づくシステム制御の立上げの試みの回数を計数
する計数回路（以下ECNTという）である。その計数値
は、11a,11b及び信号線12を介した相互連絡の制御によ
り、13aと13bでは同じであるとする。
動作に基づくシステム制御の立上げの試みの回数を計数
する計数回路（以下ECNTという）である。その計数値
は、11a,11b及び信号線12を介した相互連絡の制御によ
り、13aと13bでは同じであるとする。
次に本発明の要部に関する部分の構成と動作について詳
細に説明する。
細に説明する。
第１図において、15は自動初期プログラムロードを制御
する監視制御回路（以下APLという）であり、第２図は
第１図におけるカートリッジ磁気テープ装置CMTEの内部
を示すブロック図である。なお第２図は、6aのCMTEの例
であり、IOバス及びAPLとの接続線は各々第１図の3a−
１及び16aをそのまま示している。
する監視制御回路（以下APLという）であり、第２図は
第１図におけるカートリッジ磁気テープ装置CMTEの内部
を示すブロック図である。なお第２図は、6aのCMTEの例
であり、IOバス及びAPLとの接続線は各々第１図の3a−
１及び16aをそのまま示している。
さて、第１図に示す交換システムが、上記した如く、8
a,8bのMM及び4a,4bのFMに格納されたいずれのプログラ
ムの実行においてもシステム制御が不可能な状態に陥
り、11a及び11bのECTLによる立上げ制御が交互にくりか
えされると、その回数（以下ECNT値という）が13a,13b
のECNTから各々信号線14a及び14bを介して、APL15へ通
知される。APL15は、上記回数を一定の時間間隔におい
て、ある値（設定値）を超えるか否かを監視する。上記
時間間隔内で、上記設定値を超えなければ、上記監視結
果を捨て、新ためて次の時間間隔内において超えるか否
かの監視をやり直し、これをくり返えす。
a,8bのMM及び4a,4bのFMに格納されたいずれのプログラ
ムの実行においてもシステム制御が不可能な状態に陥
り、11a及び11bのECTLによる立上げ制御が交互にくりか
えされると、その回数（以下ECNT値という）が13a,13b
のECNTから各々信号線14a及び14bを介して、APL15へ通
知される。APL15は、上記回数を一定の時間間隔におい
て、ある値（設定値）を超えるか否かを監視する。上記
時間間隔内で、上記設定値を超えなければ、上記監視結
果を捨て、新ためて次の時間間隔内において超えるか否
かの監視をやり直し、これをくり返えす。
もし、上記時間間隔内に13a,13bのいずれかのECNT値が
上記設定値を超えると、APL15の内容制御回路が起動さ
れ次に示す制御を実行する。
上記設定値を超えると、APL15の内容制御回路が起動さ
れ次に示す制御を実行する。
すなわち、はじめにAPL15は、信号線16a及び信号線16b
を介して、各CMTE6a及びCMTE6bに対して、DCH2a−１及
びDCH2b−１による起動に備える様指示する信号（以下
起動準備指示信号という）及び動作速度の切替えを指示
する信号（以下動作速度切替信号という）を送出し、各
CMTEからの起動準備の完了を示す信号（以下起動準備完
了信号という）を待つ。
を介して、各CMTE6a及びCMTE6bに対して、DCH2a−１及
びDCH2b−１による起動に備える様指示する信号（以下
起動準備指示信号という）及び動作速度の切替えを指示
する信号（以下動作速度切替信号という）を送出し、各
CMTEからの起動準備の完了を示す信号（以下起動準備完
了信号という）を待つ。
一方、第２図に示すCMTE6aの例でCMTE（カートリッジ磁
気テープ装置）内の動作を説明する。
気テープ装置）内の動作を説明する。
信号線16aを介して、上記起動準備指示信号を受信する
と、制御回路18は、内部の初期設定を行い、次に上記動
作速度切替信号を受信し、内部状態を高速転送動作に設
定すると共に信号線19を介してカートリッジ磁気テープ
駆動部20（以下CMTUという）へ通知し、しかる後に信号
線16aを介してAPL15へ起動準備完了信号を送出する。
と、制御回路18は、内部の初期設定を行い、次に上記動
作速度切替信号を受信し、内部状態を高速転送動作に設
定すると共に信号線19を介してカートリッジ磁気テープ
駆動部20（以下CMTUという）へ通知し、しかる後に信号
線16aを介してAPL15へ起動準備完了信号を送出する。
ここで、上記CMTU20は、２つの動作モードすなわち低速
モード及び高速モードを有している。
モード及び高速モードを有している。
また、通常CMTU20とDCH2a−１間のデータ転送は、制御
回路18の制御により、バッファメモリ21及びバッファメ
モリ22を介して行われる。上記バッファメモリ21及び22
は各々DCH2a−１とバッファメモリ21との間及びCMTU20
とバッファメモリ22との間の転送速度の差によるオーバ
ランを防止し、DCH2a−１とCMTU20との間のデータ転送
を効率的に行うためにある。
回路18の制御により、バッファメモリ21及びバッファメ
モリ22を介して行われる。上記バッファメモリ21及び22
は各々DCH2a−１とバッファメモリ21との間及びCMTU20
とバッファメモリ22との間の転送速度の差によるオーバ
ランを防止し、DCH2a−１とCMTU20との間のデータ転送
を効率的に行うためにある。
ところが、CMTU20は常に連続的なデータ転送が可能であ
るにもかかわらず、一方DCH2a−１とバッファメモリ21
との間では、必ずしも連続的なデータ転送が行えない。
すなわち、システムが正常な場合は、DCH2a−０とDCH2a
−１との間のアクセス競合あるいは、CSE7aとCMTE6aと
の間のIOバス3a−１上でのアクセス競合により、待合せ
を受けるからである。したがって上記待合せを想定した
最少必要限の容量のバッファメモリを備え、CMTU20の動
作を低速に抑える（低速モード使用）制御を行ってい
る。
るにもかかわらず、一方DCH2a−１とバッファメモリ21
との間では、必ずしも連続的なデータ転送が行えない。
すなわち、システムが正常な場合は、DCH2a−０とDCH2a
−１との間のアクセス競合あるいは、CSE7aとCMTE6aと
の間のIOバス3a−１上でのアクセス競合により、待合せ
を受けるからである。したがって上記待合せを想定した
最少必要限の容量のバッファメモリを備え、CMTU20の動
作を低速に抑える（低速モード使用）制御を行ってい
る。
しかし、上記した様な競合が全く無い場合には、DCH2a
−１とデータバッファメモリ21との間のデータ転送を原
理的にDCH2a−１の最大転送速度で行うことができる。
したがって、バッファメモリ22とCMTU20との間のデータ
転送も高速（高速モード使用）にできる。
−１とデータバッファメモリ21との間のデータ転送を原
理的にDCH2a−１の最大転送速度で行うことができる。
したがって、バッファメモリ22とCMTU20との間のデータ
転送も高速（高速モード使用）にできる。
上記のAPL15からの動作速度切替信号の受信により、CMT
E6aの内部状態を高速転送動作に設定するとは、上記の
高速モードを使用した制御状態に設定することを意味し
ている。
E6aの内部状態を高速転送動作に設定するとは、上記の
高速モードを使用した制御状態に設定することを意味し
ている。
ところで、カートリッジ磁気テープ装置での転送速度
は、機械的動作部を含む駆動部の能力によって決まるこ
とを考慮すると、上記の如き低速モード（例えばスター
ト／ストップモード）と高速モード（例えばストリーミ
ングモード）との転送速度比は一般に１対２〜３であ
る。
は、機械的動作部を含む駆動部の能力によって決まるこ
とを考慮すると、上記の如き低速モード（例えばスター
ト／ストップモード）と高速モード（例えばストリーミ
ングモード）との転送速度比は一般に１対２〜３であ
る。
さて、CMTE6a及び6bから起動完了信号を受信するとAPL1
5は、信号線17a及び17bを介してECTL11a及び11bに対し
て、CP1a及び1b内を初期設定し、CMTE6a及び6bからの初
期プログラムロードに備える様指示する。
5は、信号線17a及び17bを介してECTL11a及び11bに対し
て、CP1a及び1b内を初期設定し、CMTE6a及び6bからの初
期プログラムロードに備える様指示する。
次に、APL15は、適当なタイミングをもつて先ずはじめ
に、ECTL11a及びCP1aに対し信号線17aを介して、CMTE6a
からMM8aへ初期プログラムロードを行いシステム再立上
げ制御を行う様起動する。
に、ECTL11a及びCP1aに対し信号線17aを介して、CMTE6a
からMM8aへ初期プログラムロードを行いシステム再立上
げ制御を行う様起動する。
上記起動によりCP1aはDCH2a−１に対し起動をかけ、さ
らにDCH2a−１はCMTE6aに対し起動をかけて、CMTE6aか
らプログラムが読み出されMM8aへ格納される。この時、
上記した様にCMTE6aは高速転送動作をする。
らにDCH2a−１はCMTE6aに対し起動をかけて、CMTE6aか
らプログラムが読み出されMM8aへ格納される。この時、
上記した様にCMTE6aは高速転送動作をする。
上記格納が終了すると、格納したプログラム自身の実行
により、システムの制御が再開される。
により、システムの制御が再開される。
その後APL15は再びシステム状態の監視を開始する。
次に上記システム制御開始後に再びシステム制御の不可
能な状態に陥いるとAPL15は上記一連の制御の後に、今
度はECTL11b及びCP1bに対してCMTE6bからMM8bへ初期プ
ログラムロードを行いシステム立上げ制御を行う様起動
する。したがって、上記同様CMTE6bからの初期プログラ
ムロードによりシステムの再立上げが行われる。
能な状態に陥いるとAPL15は上記一連の制御の後に、今
度はECTL11b及びCP1bに対してCMTE6bからMM8bへ初期プ
ログラムロードを行いシステム立上げ制御を行う様起動
する。したがって、上記同様CMTE6bからの初期プログラ
ムロードによりシステムの再立上げが行われる。
本発明によれば、電子交換システムにおいて、初期プロ
グラムロード時に、カートリッジ磁気テープ装置の動作
速度を最大限に活用できるので、予備プログラム記憶装
置による初期プログラムロード時間を大巾に短縮し、シ
ステムのダウン時間短縮の効果がある。
グラムロード時に、カートリッジ磁気テープ装置の動作
速度を最大限に活用できるので、予備プログラム記憶装
置による初期プログラムロード時間を大巾に短縮し、シ
ステムのダウン時間短縮の効果がある。
第１図は本発明の１実施例による電子交換システムのブ
ロック構成図、第２図は本発明の１実施例によるカート
リッジ磁気テープ装置のブロック構成図である。 1a,1b……中央処理装置、2a−0,2a−1,2b−0,2b−１…
…データチャネル装置、4a,4b……外部記憶装置、5a,5b
……キーボード付表示装置、6a,6b……カートリッジ磁
気テープ装置、7a,7b……共通線信号装置、8a,8b……主
記憶装置、９……通話路バス、10……通話路系装置、11
a,11b……制御回路、13a,13b……計数回路、15……監視
制御回路、18……制御回路、20……カートリッジ磁気テ
ープ駆動部、21,22……バッファメモリ。
ロック構成図、第２図は本発明の１実施例によるカート
リッジ磁気テープ装置のブロック構成図である。 1a,1b……中央処理装置、2a−0,2a−1,2b−0,2b−１…
…データチャネル装置、4a,4b……外部記憶装置、5a,5b
……キーボード付表示装置、6a,6b……カートリッジ磁
気テープ装置、7a,7b……共通線信号装置、8a,8b……主
記憶装置、９……通話路バス、10……通話路系装置、11
a,11b……制御回路、13a,13b……計数回路、15……監視
制御回路、18……制御回路、20……カートリッジ磁気テ
ープ駆動部、21,22……バッファメモリ。
Claims (1)
- 【請求項１】プログラムによるシステム制御が不可能な
状態を検出する検出回路を有し、該検出回路及び外部か
らの起動により、プログラムによるシステム制御を可能
ならしめるためのシステム再構成動作を制御する制御回
路と該システム再構成動作の回数を計数する計数回路と
から成る緊急制御回路を有し、該システム再構成後に主
記憶装置へロードすべきシステム動作続行に必要な処理
プログラム及びデータを格納する外部記憶装置を有し、
さらに通常は課金情報等の出力に用い該主記憶装置内か
つ該外部記憶装置内の処理プログラムが共に破壊された
場合に該記憶装置の少なくとも一方へロードすべきプロ
グラムを格納するために用いる予備プログラム記憶装置
を有する電子交換システムであって、該システム再構成
動作回数を一定時間間隔で監視する監視制御回路と、該
予備プログラム記憶装置内の動作速度を切替える制御手
段とを具備し、該監視制御回路は、該予備プログラム記
憶装置へ起動準備の指示信号及び動作速度の指定信号を
送出し、該予備プログラム記憶装置から起動準備の完了
を示す信号を受信し、しかるのちに該緊急制御回路へ該
システム再構成の起動をかけて、該予備プログラム記憶
装置から該動作速度の指定に従った速度でプログラムロ
ードを自動的に行うことを特徴とする初期プログラムロ
ード方式
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21509685A JPH06105931B2 (ja) | 1985-09-30 | 1985-09-30 | 初期プログラムロ−ド方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21509685A JPH06105931B2 (ja) | 1985-09-30 | 1985-09-30 | 初期プログラムロ−ド方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276848A JPS6276848A (ja) | 1987-04-08 |
| JPH06105931B2 true JPH06105931B2 (ja) | 1994-12-21 |
Family
ID=16666686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21509685A Expired - Lifetime JPH06105931B2 (ja) | 1985-09-30 | 1985-09-30 | 初期プログラムロ−ド方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105931B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3971991B2 (ja) * | 2002-12-03 | 2007-09-05 | 株式会社日立産機システム | エアシャワ装置 |
-
1985
- 1985-09-30 JP JP21509685A patent/JPH06105931B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6276848A (ja) | 1987-04-08 |
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