JPH06105559B2 - Shift register circuit - Google Patents
Shift register circuitInfo
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- JPH06105559B2 JPH06105559B2 JP63072804A JP7280488A JPH06105559B2 JP H06105559 B2 JPH06105559 B2 JP H06105559B2 JP 63072804 A JP63072804 A JP 63072804A JP 7280488 A JP7280488 A JP 7280488A JP H06105559 B2 JPH06105559 B2 JP H06105559B2
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、縦続接続された複数のレジスタから成るCMOS
のシフト・レジスタ回路であって、レジスタ間のデータ
のシフトを制御する制御信号が“H"（又は“L"）の期間
に各段レジスタからデータ信号が出力され、該制御信号
が“L"（又は“H"）の期間は、各段レジスタからの出力
信号が“L"（又は“H"）に固定されるものに関する。DETAILED DESCRIPTION OF THE INVENTION <Industrial field of application> The present invention relates to a CMOS including a plurality of cascade-connected registers.
Shift register circuit, the data signal is output from each stage register while the control signal for controlling the data shift between the registers is "H" (or "L"), and the control signal is "L". The period of (or “H”) relates to the period in which the output signal from each stage register is fixed at “L” (or “H”).
＜従来の技術＞ まず、従来のシフトレジスタ回路を説明する。<Prior Art> First, a conventional shift register circuit will be described.
第５図は、従来のシフトレジスタ回路の一例である。CK
はクロック信号、Diは各段レジスタのデータ信号であ
り、後段レジスタのデータ入力となる。図に於いて、Tn
6,Tn7はＮチャネルMOSトランジスタ、Tp6,Tp7はＰチャ
ネルMOSトランジスタ、INV9,…,INV14はインバータ、NA
ND1はナンドゲートである。タイミングチャートを第２
図に示す。CK＝“H"の期間、トランジスタTn6およびTp6
がオンし、前段レジスタの出力データがINV10およびINV
11で構成されるラッチ回路に書き込まれる。同時に、IN
V12およびINV13で構成されるラッチ回路に保持されてい
るデータが、NAND1およびINV14を通してDiに出力され
る。CK＝“L"の期間、トランジスタTn7およびTp7がオン
し、INV10およびINV11で構成されるラッチ回路のデータ
がINV12およびINV13で構成されるラッチ回路に書き込ま
れる。同時にNAND1の入力の一方が“L"となるので、INV
14の出力が“H"となり、Di＝“L"となる。FIG. 5 shows an example of a conventional shift register circuit. CK
Is a clock signal, and Di is a data signal of each stage register, which becomes a data input of the subsequent stage register. In the figure, Tn
6, Tn7 are N-channel MOS transistors, Tp6, Tp7 are P-channel MOS transistors, INV9, ..., INV14 are inverters, NA
ND1 is a NAND gate. Second timing chart
Shown in the figure. Transistors Tn6 and Tp6 during CK = “H”
Turns on, and the output data of the previous stage register is INV10 and INV
Written to the latch circuit composed of 11. At the same time, IN
The data held in the latch circuit composed of V12 and INV13 is output to Di through NAND1 and INV14. During the period of CK = “L”, the transistors Tn7 and Tp7 are turned on, and the data of the latch circuit composed of INV10 and INV11 is written in the latch circuit composed of INV12 and INV13. At the same time, one of the inputs of NAND1 becomes “L”, so INV
The output of 14 becomes “H” and Di becomes “L”.
＜発明が解決しようとする課題＞ 従来のシフトレジスタの一例について説明したが、上記
従来のシフトレジスタにおいては、各段のレジスタが20
個のトランジスタにより構成されており、複数のレジス
タを縦続接続した場合シフトレジスタのレイアウト面積
が大きくなるという問題点があった。さらに、クロック
CKは複数のレジスタを制御するため、その駆動能力を大
きくする必要があり、クロックCK発生回路のレイアウト
面積も大きくなり、さらに、INV9、Tn6,Tp7,NAND1のゲ
ート容量の充放電のために消費電流が大きいという問題
があった。<Problems to be Solved by the Invention> An example of a conventional shift register has been described. However, in the above conventional shift register, each stage has 20 registers.
However, the layout area of the shift register is increased when a plurality of registers are connected in cascade. In addition, the clock
Since CK controls multiple registers, its driving capability must be increased, the layout area of the clock CK generation circuit is also increased, and it is consumed for charging / discharging the gate capacitance of INV9, Tn6, Tp7, NAND1. There was a problem that the current was large.
本発明は上記従来の問題点に鑑みてなされたものであ
り、各此のレジスタの構成要素を減らすことにより、シ
フトレジスタ自身のレイアウト面積を小さくするととも
に、クロックCKの負荷を減らすことにより、クロックCK
発生回路のレイアウト面積を小さくし、ゲート容量の充
放電電流を減らすことを目的としている。The present invention has been made in view of the above conventional problems, and by reducing the constituent elements of each of these registers, the layout area of the shift register itself is reduced, and by reducing the load of the clock CK, the clock CK
The purpose is to reduce the layout area of the generation circuit and reduce the charge / discharge current of the gate capacitance.
＜課題を解決するための手段＞ 縦続接続された複数のレジスタから成るシフト・レジス
タ回路であって、レジスタ間のデータのシフトは制御信
号によって制御されるものに於いて、各段レジスタを、
ソースを前段レジスタからのデータ出力信号線に接続し
ゲートを前記制御信号に接続したＮ−チャネルの第１ト
ランジスタと、入力を前記第１トランジスタのドレイン
に接続した第１インバータと、入力を前記第１インバー
タの出力と接続し出力を前記第１インバータに入力およ
び第１トランジスタのドレインに接続した第２インバー
タと、ソースを前記第１インバータの出力および第２イ
ンバータの入力に接続しゲートを前記制御信号に接続し
たＰ−チャネルの第２トランジスタと、入力を前記第２
トランジスタのドレインに接続した第３インバータと、
入力を前記第３インバータの出力と接続し出力を前記第
３インバータの入力および前記第２トランジスタのドレ
インと接続した第４インバータと、ソースを前記第３イ
ンバータの出力および第４インバータの入力に接続しゲ
ートを正電位電源線に接続したＮ−チャネルの第３トラ
ンジスタと、ドレインを前記制御信号に接続しゲートを
前記第３トランジスタのドレインに接続しソースを後段
レジスタのデータ入力信号線に接続したＮ−チャネルの
第４トランジスタと、ドレインを前記第４トランジスタ
のソースおよび後段レジスタのデータ入力信号線に接続
しゲートを前記第３インバータの入力および第４インバ
ータの出力に接続しソースをGND線に接続したＮ−チャ
ネルの第５トランジスタとによって構成する。各段レジ
スタは、前記制御信号が“H"の期間、前段レジスタから
のデータ出力信号を受け入れ、同時に後段レジスタにデ
ータ信号を出力し、前記制御信号が“L"の期間、各段レ
ジスタは“L"を出力する。<Means for Solving the Problems> In a shift register circuit composed of a plurality of cascade-connected registers, the shift of data between the registers is controlled by a control signal.
An N-channel first transistor having a source connected to the data output signal line from the preceding register and a gate connected to the control signal, a first inverter having an input connected to the drain of the first transistor, and an input having the first inverter A second inverter connected to the output of the first inverter, the output of which is input to the first inverter and the drain of the first transistor; and the source of which is connected to the output of the first inverter and the input of the second inverter, and the gate of which is controlled A second P-channel transistor connected to the signal, and an input to the second transistor
A third inverter connected to the drain of the transistor,
A fourth inverter having an input connected to the output of the third inverter and an output connected to the input of the third inverter and the drain of the second transistor, and a source connected to the output of the third inverter and the input of the fourth inverter. Then, an N-channel third transistor having a gate connected to a positive potential power supply line, a drain connected to the control signal, a gate connected to the drain of the third transistor, and a source connected to a data input signal line of a post-stage register. An N-channel fourth transistor and a drain are connected to the source of the fourth transistor and the data input signal line of the latter stage register, a gate is connected to the input of the third inverter and an output of the fourth inverter, and the source is connected to the GND line. It is constituted by a connected N-channel fifth transistor. Each stage register receives the data output signal from the preceding stage register while the control signal is "H", and at the same time outputs the data signal to the subsequent stage register, and each stage register is "L" during the control signal is "L". Output L ".
また、前記シフト・レジスタ回路に於いて、各段レジス
タの構成要素のうち、第１トランジスタをＰ−チャネ
ル、第２トランジスタをＮ−チャネル、第３、第４、第
５トランジスタをＰ−チャネルに変更し、第３トランジ
スタのゲートを負電位電源線に接続した構成とする。各
段レジスタは、前記制御信号が“L"の期間、前段レジス
タからのデータ出力信号を受け入れ、同時に後段レジス
タにデータ信号を出力し、前記制御信号が“H"の期間、
各段レジスタは“H"を出力する。In the shift register circuit, among the constituent elements of each stage register, the first transistor is a P-channel, the second transistor is an N-channel, and the third, fourth, and fifth transistors are P-channel. The configuration is changed so that the gate of the third transistor is connected to the negative potential power supply line. Each stage register receives the data output signal from the preceding stage register while the control signal is "L", and simultaneously outputs the data signal to the succeeding stage register, and the control signal is "H" period,
Each stage register outputs "H".
これにより、各段のレジスタを構成するトランジスタ数
は７個減って、13個となった。As a result, the number of transistors that make up each stage register was reduced by 7 to 13.
＜作用＞ シフトレジスタ自身のレイアウト面積を小さくするとと
もに、クロックCKの負荷も減少し、クロックCK発生回路
のレイアウト面積も減少させることが可能となり、ゲー
ト容量の充放電電流も減らすことができる。<Operation> It is possible to reduce the layout area of the shift register itself, reduce the load of the clock CK, reduce the layout area of the clock CK generating circuit, and reduce the charge / discharge current of the gate capacitance.
＜実施例＞ 以下、実施例に基いて本発明を説明する。<Example> Hereinafter, the present invention will be described based on Examples.
第１図は、請求項１記載の本発明の実施例である。CKは
クロック信号、Diは各段レジスタのデータ出力信号であ
り、後段レジスタのデータ入力となる。図において、Tn
1,…,Tn4はＮチャネルMOSトランジスタ、Tp1はＰチャネ
ルMOSトランジスタ、INV1,…,INV4はインバータであ
る。タイミングチャートを第２図に示す。CK＝“H"（Vc
c（正）レベル）の期間、トランジスタTn1がオンし、前
段レジスタの出力データがINV1およびINV2で構成される
ラッチ回路に書き込まれる。同時に、INV3およびINV4で
構成されるラッチ回路に保持されているデータが、トラ
ンジスタTn2,Tn3,Tn4を通してDiに出力される。すなわ
ち、Ａ点の電位が“H"の時には、トランジスタTn3がオ
フし、Tn4がオンするため、Di＝“L"（GNDレベル）とな
る。Ａ点の電位が“L"の時には、Ｂ点の電位は“H"とな
っており、Ｃ点が（Vcc−VTH）の電位になっている（Vc
cは正電源電圧、VTHはＮチャネルトランジスタのしきい
値電圧）。この状態でCKが立ち上がることにより、トラ
ンジスタTn3のソース−ゲート間カップリングのためＣ
点の電位が（Vcc＋VTH）以上の電位になりTn2がカット
オフするとともにTn3がオンするため、Di＝“H"（Vccレ
ベル）となる。CK＝“L"の期間、トランジスタTp1がオ
ンし、INV1およびINV2で構成されるラッチ回路のデータ
がINV3およびINV4で構成されるラッチ回路に書き込まれ
る。この時、Ａ点の電位が“L"の時には、Ｂ点の電位は
“H"となっており、Ｃ点が（Vcc−VTH）の電位になって
いるためTn3がオンし、CKの“L"レベルがDiにあらわ
れ、Di＝“L"となる。一方、Ａ点の電位が“H"の時に
は、トランジスタTn3がオフしTn4がオンするため、Di＝
“L"となる。FIG. 1 shows an embodiment of the present invention described in claim 1. CK is a clock signal, Di is a data output signal of each stage register, and becomes a data input of the subsequent stage register. In the figure, Tn
, ..., Tn4 are N-channel MOS transistors, Tp1 is a P-channel MOS transistor, and INV1, ..., INV4 are inverters. The timing chart is shown in FIG. CK ＝ “H” (Vc
During the period of c (positive level), the transistor Tn1 is turned on, and the output data of the preceding stage register is written in the latch circuit composed of INV1 and INV2. At the same time, the data held in the latch circuit composed of INV3 and INV4 is output to Di through the transistors Tn2, Tn3, Tn4. That is, when the potential at the point A is "H", the transistor Tn3 is turned off and the transistor Tn4 is turned on, so that Di = "L" (GND level). When the potential at point A is "L", the potential at point B is "H", and the potential at point C is (Vcc-V TH ) (Vc
c is the positive power supply voltage, V TH is the threshold voltage of the N-channel transistor). When CK rises in this state, C is due to the source-gate coupling of the transistor Tn3.
The potential at the point becomes (Vcc + V TH ) or higher, Tn2 is cut off and Tn3 is turned on, so Di = "H" (Vcc level). During the period of CK = “L”, the transistor Tp1 is turned on, and the data of the latch circuit composed of INV1 and INV2 is written in the latch circuit composed of INV3 and INV4. At this time, when the potential at the point A is "L", the potential at the point B is "H", and the potential at the point C is (Vcc-V TH ), so Tn3 is turned on and CK The “L” level appears in Di and Di = “L”. On the other hand, when the potential at the point A is "H", the transistor Tn3 is turned off and the transistor Tn4 is turned on.
It becomes "L".
第３図は、請求項２記載の本発明の実施例である。CKは
クロック信号、Diは各段レジスタのデータ出力信号であ
り、後段レジスタのデータ入力となる。図において、Tn
5はＮチャネルMOSトランジスタ、Tp2,…,Tp5はＰチャネ
ルMOSトランジスタ、INV5,…,INV8はインバータであ
る。タイミングチャートを第４図に示す。CK＝“L"（Vc
c▲（負）レベル）の期間、トランジスタTp2がオンし、
前段レジスタの出力データがINV5およびINV6で構成され
るラッチ回路に書き込まれる。同時に、INV7およびINV8
で構成されるラッチ回路に保持されているデータがトラ
ンジスタTp3,Tp4,Tp5を通してDiに出力される。すなわ
ち、Ｅ点の電位が“L"の時には、トランジスタTp4がオ
フし、Tp5がオンするため、Di＝“H"（GNDレベル）とな
る。Ｅ点の電位が“H"の時には、Ｆ点の電位は“L"とな
っており、Ｇ点が（Vcc▲−VTH ▲）の電位になってい
る。（Vcc▲は負電源電位、VTH ▲はＰチャネルトランジ
スタのしきい値電圧）。この状態でCKが立ち下がること
により、トランジスタTp4のソースーゲート間カップリ
ングのためＧ点の電位が（Vcc▲＋VTH ▲）以下の電位に
なり、Tp3がカットオフするとともにTp4がオンするた
め、Di＝“L"（Vcc▲レベル）となる。CK＝“H"の期
間、トランジスタTn5がオンし、INV5およびINV6で構成
されるラッチ回路のデータがINV7およびINV8で構成され
るラッチ回路に書き込まれる。この時、Ｅ点の電位が
“H"の時には、Ｆ点の電位は“L"となっており、Ｇ点が
（Vcc▲−VTH ▲）の電位になっているためTp4がオン
し、CKの“H"レベルがDiにあらわれ、Di＝“H"となる。
一方、Ｅ点の電位が“L"の時には、トランジスタTp4が
オフし、Tp5がオンするため、Di＝“H"となる。FIG. 3 shows an embodiment of the present invention described in claim 2. CK is a clock signal, Di is a data output signal of each stage register, and becomes a data input of the subsequent stage register. In the figure, Tn
, Tp5 are P-channel MOS transistors, and INV5, ..., INV8 are inverters. The timing chart is shown in FIG. CK = "L" (Vc
During the period of c ▲ (negative) level, the transistor Tp2 is turned on,
The output data of the previous stage register is written in the latch circuit composed of INV5 and INV6. At the same time, INV7 and INV8
The data held in the latch circuit constituted by is output to Di through the transistors Tp3, Tp4, Tp5. That is, when the potential at the point E is "L", the transistor Tp4 is turned off and Tp5 is turned on, so that Di = "H" (GND level). When the potential at the E point is "H", the potential at the F point is "L", and the potential at the G point is (Vcc ▲ -V TH ▲ ). (Vcc ▲ is the negative power supply potential, V TH ▲ is the threshold voltage of the P-channel transistor). When CK falls in this state, the potential at point G becomes (Vcc ▲ + V TH ▲ ) or less due to the source-gate coupling of transistor Tp4, and Tp3 is cut off and Tp4 is turned on. = "L" (Vcc ▲ level). During the period of CK = “H”, the transistor Tn5 is turned on, and the data of the latch circuit composed of INV5 and INV6 is written in the latch circuit composed of INV7 and INV8. At this time, when the potential at the E point is "H", the potential at the F point is "L", and the potential at the G point is (Vcc ▲ -V TH ▲ ), so Tp4 is turned on, The “H” level of CK appears in Di, and Di = “H”.
On the other hand, when the potential at the point E is “L”, the transistor Tp4 is turned off and the transistor Tp5 is turned on, so that Di = “H”.
＜発明の効果＞ 以上説明したように、本発明によれば、シフトレジスタ
を構成するトランジスタの個数を減少でき、結果とし
て、シフトレジスタ自身のレイアウト面積を小さくでき
るとともに、クロックCKの負荷が減少するため、クロッ
クCK発生回路のレイアウト面積も減少させることが可能
となり、ゲート容量の充放電電流を減らすことができ
る。<Effects of the Invention> As described above, according to the present invention, the number of transistors forming the shift register can be reduced, and as a result, the layout area of the shift register itself can be reduced and the load of the clock CK can be reduced. Therefore, the layout area of the clock CK generating circuit can be reduced, and the charge / discharge current of the gate capacitance can be reduced.
第１図および第３図は、本発明の実施例を示す回路図、
第２図および第４図はタイムチャート、第５図は、従来
例の回路図である。 符号の説明 CK:クロック信号、Di:データ信号、Tn1,…Tn7:Nチャネ
ルMOSトランジスタ、Tp1,…,Tp7:PチャネルMOSトランジ
スタ、INV1,…,INV14:インバータ、NAND1:ナンドゲー
ト。1 and 3 are circuit diagrams showing an embodiment of the present invention,
2 and 4 are time charts, and FIG. 5 is a circuit diagram of a conventional example. Description of symbols CK: clock signal, Di: data signal, Tn1, ... Tn7: N-channel MOS transistor, Tp1, ..., Tp7: P-channel MOS transistor, INV1, ..., INV14: inverter, NAND1: NAND gate.
Claims (2)
フト・レジスタ回路であって、レジスタ間のデータのシ
フトは制御信号によって制御されるものに於いて、各段
レジスタは、ソースを前段レジスタからのデータ出力信
号線に接続しゲートを前記制御信号に接続したＮ−チャ
ネルの第１トランジスタと、入力を前記第１トランジス
タのドレインに接続した第１インバータと、入力を前記
第１インバータの出力と接続し出力を前記第１インバー
タの入力および第１トランジスタのドレインに接続した
第２インバータと、ソースを前記第１インバータの出力
および第２インバータの入力に接続しゲートを前記制御
信号に接続したＰ−チャネルの第２トランジスタと、入
力を前記第２トランジスタのドレインに接続した第３イ
ンバータと、入力を前記第３インバータの出力と接続し
出力を前記第３インバータの入力および前記第２トラン
ジスタのドレインと接続した第４インバータと、ソース
を前記第３インバータの出力および第４インバータの入
力に接続しゲートを正電位電源線に接続したＮ−チャネ
ルの第３トランジスタと、ドレインを前記制御信号に接
続しゲートを前記第３トランジスタのドレインに接続し
ソースを後段レジスタのデータ入力信号線に接続したＮ
−チャネルの第４トランジスタと、ドレインを前記第４
トランジスタのソースおよび後段レジスタのデータ入力
信号線に接続しゲートを前記第３インバータの入力およ
び第４インバータの出力に接続しソースをGND線に接続
したＮ−チャネルの第５トランジスタとによって構成さ
れ、各段レジスタは、前記制御信号が“H"の期間、前段
レジスタからのデータ出力信号を受け入れ、同時に後段
レジスタにデータ信号を出力し、前記制御信号が“L"の
期間、各段レジスタは“L"を出力することを特徴とする
シフト・レジスタ回路。1. A shift register circuit comprising a plurality of registers connected in cascade, wherein shift of data between registers is controlled by a control signal, wherein each stage register has a source from a previous stage register. An N-channel first transistor having a gate connected to the control signal, a first inverter having an input connected to a drain of the first transistor, and an input having an output of the first inverter. A second inverter having its output connected to the input of the first inverter and the drain of the first transistor; and P having its source connected to the output of the first inverter and the input of the second inverter and its gate connected to the control signal. A second transistor of the channel, a third inverter whose input is connected to the drain of said second transistor, and an input A fourth inverter connected to the output of the third inverter, the output connected to the input of the third inverter and the drain of the second transistor, and the source connected to the output of the third inverter and the input of the fourth inverter; Is connected to a positive potential power supply line, an N-channel third transistor, a drain connected to the control signal, a gate connected to the drain of the third transistor, and a source connected to a data input signal line of a post-stage register.
The fourth transistor of the channel and the drain of the fourth transistor
An N-channel fifth transistor connected to the source of the transistor and the data input signal line of the post-stage register, the gate of which is connected to the input of the third inverter and the output of the fourth inverter, and the source of which is connected to the GND line, Each stage register receives the data output signal from the preceding stage register while the control signal is "H", and at the same time outputs the data signal to the subsequent stage register, and each stage register is "L" during the control signal is "L". A shift register circuit that outputs L ".
いて、各段レジスタの構成要素のうち、第１トランジス
タをＰ−チャネル、第２トランジスタをＮ−チャネル、
第３、第４、第５トランジスタをＰチャネルに変更し、
第３トランジスタのゲートを負電位電源線に接続した構
成とし、各段レジスタは、前記制御信号が“L"の期間、
前段レジスタからのデータ出力信号を受け入れ、同時に
後段レジスタにデータ信号を出力し、前記制御信号が
“H"の期間、各段レジスタは“H"を出力することを特徴
とするシフト・レジスタ回路。2. The shift register circuit according to claim 1, wherein among the constituent elements of each stage register, the first transistor is a P-channel, the second transistor is an N-channel,
Change the 3rd, 4th and 5th transistors to P channel,
The gate of the third transistor is connected to the negative potential power supply line, and each stage register has a control signal of "L",
A shift register circuit, which receives a data output signal from a front stage register, outputs a data signal to a rear stage register at the same time, and outputs "H" to each stage register while the control signal is "H".
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072804A JPH06105559B2 (en) | 1988-03-24 | 1988-03-24 | Shift register circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072804A JPH06105559B2 (en) | 1988-03-24 | 1988-03-24 | Shift register circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01243296A JPH01243296A (en) | 1989-09-27 |
| JPH06105559B2 true JPH06105559B2 (en) | 1994-12-21 |
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ID=13499945
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| Application Number | Title | Priority Date | Filing Date |
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| JP63072804A Expired - Fee Related JPH06105559B2 (en) | 1988-03-24 | 1988-03-24 | Shift register circuit |
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|---|---|
| JP (1) | JPH06105559B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4608982B2 (en) * | 2004-01-15 | 2011-01-12 | ソニー株式会社 | Pulse signal generation method, shift circuit, and display device |
| TWI246086B (en) * | 2004-07-23 | 2005-12-21 | Au Optronics Corp | Single clock driven shift register utilized in display driving circuit |
| WO2013002229A1 (en) * | 2011-06-30 | 2013-01-03 | シャープ株式会社 | Shift register, scanning signal line drive circuit, display panel, and display device |
-
1988
- 1988-03-24 JP JP63072804A patent/JPH06105559B2/en not_active Expired - Fee Related
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|---|---|
| JPH01243296A (en) | 1989-09-27 |
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