JPH06103322B2 - 波形記憶装置 - Google Patents
波形記憶装置Info
- Publication number
- JPH06103322B2 JPH06103322B2 JP14854487A JP14854487A JPH06103322B2 JP H06103322 B2 JPH06103322 B2 JP H06103322B2 JP 14854487 A JP14854487 A JP 14854487A JP 14854487 A JP14854487 A JP 14854487A JP H06103322 B2 JPH06103322 B2 JP H06103322B2
- Authority
- JP
- Japan
- Prior art keywords
- trigger
- memory
- digital signal
- memories
- polarity
- Prior art date
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- Expired - Fee Related
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- Dc Digital Transmission (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は波形データを記憶する装置において繰返し入力
されるデータの特徴を検出しながら過去のデータの傾向
を自動分析等をする波形記憶装置に関する。
されるデータの特徴を検出しながら過去のデータの傾向
を自動分析等をする波形記憶装置に関する。
従来の技術 第４図は従来の波形記憶装置の構成を示している。
第４図においては１はA/D変換器で、入力されるアナロ
グ信号６をデジタル信号列８に変換する。２はメモリ
で、デジタル信号列８を記憶する。また３はトリガ回路
で、アナログ信号６の電圧が一定値を越えるとトリガ信
号７を出力する。４はアドレス制御回路で、トリガ信号
７が加わった後に一定期間だけメモリアドレス９を発生
しメモリ２に伝える。メモリ２の記憶作用はメモリアド
レス９が加わる期間にある。記憶が終了するとアドレス
制御回路４は記憶終了信号11を表示回路５に送る。表示
回路５は読み出し信号12をアドレス制御回路４に送る。
アドレス制御回路４はメモリアドレス９を発生しメモリ
２に伝える。メモリ２は記憶された波形データとしてデ
ジタル信号列10を表示回路５に出力する。表示回路５は
ブラウン管などに波形データを表示する。
グ信号６をデジタル信号列８に変換する。２はメモリ
で、デジタル信号列８を記憶する。また３はトリガ回路
で、アナログ信号６の電圧が一定値を越えるとトリガ信
号７を出力する。４はアドレス制御回路で、トリガ信号
７が加わった後に一定期間だけメモリアドレス９を発生
しメモリ２に伝える。メモリ２の記憶作用はメモリアド
レス９が加わる期間にある。記憶が終了するとアドレス
制御回路４は記憶終了信号11を表示回路５に送る。表示
回路５は読み出し信号12をアドレス制御回路４に送る。
アドレス制御回路４はメモリアドレス９を発生しメモリ
２に伝える。メモリ２は記憶された波形データとしてデ
ジタル信号列10を表示回路５に出力する。表示回路５は
ブラウン管などに波形データを表示する。
発明が解決しようとする問題点 しかしながら上記従来の波形記憶装置では一時に記憶で
きる波形データが一個であるため、次々に入力されるア
ナログ信号の相対的な傾向を判断することができない。
このため第５図に示されるようなアイパターン観測はで
きない。
きる波形データが一個であるため、次々に入力されるア
ナログ信号の相対的な傾向を判断することができない。
このため第５図に示されるようなアイパターン観測はで
きない。
アイパターン信号とは例えばオーディオ装置であるコン
パクトディスクプレーヤーの光電ピックアップの出力信
号第２図を観測するのに有効な手段となる信号であり、
コンパクトディスクの開発段階ではメディアに記録され
たデジタル信号が、正しく読み出されるかを観測するこ
とが必要である。
パクトディスクプレーヤーの光電ピックアップの出力信
号第２図を観測するのに有効な手段となる信号であり、
コンパクトディスクの開発段階ではメディアに記録され
たデジタル信号が、正しく読み出されるかを観測するこ
とが必要である。
そこで従来からのこのような測定はオシロスコープを利
用し第５図に示された波形を表示し、人の目で確認する
にとどまっており、アイパターンの観測が不確実になる
とともに、人手を要し、自動観測ができないものであっ
た。
用し第５図に示された波形を表示し、人の目で確認する
にとどまっており、アイパターンの観測が不確実になる
とともに、人手を要し、自動観測ができないものであっ
た。
本発明は上記問題点を解決するものであり、アイパター
ンの観測を確実に行なうことのできる優れた波形観測装
置を提供することを目的とするものである。
ンの観測を確実に行なうことのできる優れた波形観測装
置を提供することを目的とするものである。
問題点を解決するための手段 本発明は上記目的を達成するために、A/D変換器で変換
されたデジタル信号列を、複数のメモリ全部で一旦記憶
しておき、これらメモリの出力信号と次にメモリに入力
されるデジタル信号列とを対応するコンパレータで比較
し、トリガ極性と比較結果の増減によって、メモリの記
憶内容を更新するという構成にしたものである。
されたデジタル信号列を、複数のメモリ全部で一旦記憶
しておき、これらメモリの出力信号と次にメモリに入力
されるデジタル信号列とを対応するコンパレータで比較
し、トリガ極性と比較結果の増減によって、メモリの記
憶内容を更新するという構成にしたものである。
作用 本発明は上記構成により所望の極性，傾きの観測波形の
エンベローブが得られることになる。
エンベローブが得られることになる。
実施例 第１図は本発明の一実施例による波形記憶装置のブロッ
ク図、第２図（ａ）〜（ｃ）は同実施例により得られる
表示波形図、第３図は第２図の必要な電位差図である。
ク図、第２図（ａ）〜（ｃ）は同実施例により得られる
表示波形図、第３図は第２図の必要な電位差図である。
第１図において、21はA/D変換器であり、アナログ信号2
2をデジタル信号列23に変換する。デジタル信号列23は
メモリ25a〜25d、およびコンパレータ24a〜24dにそれぞ
れ出力される。メモリ25a〜25dは過去に編集された波形
データ列が記憶されている。コンパレータ24a〜24dは、
A/D変換器21のデジタル信号列23と各メモリ25a〜25dの
デジタル信号列26a〜26dとをそれぞれ比較するものであ
る。トリガ極性がプラス側の場合には、コンパレータ24
aを増加側、24bを減少側のエンベローブ用として用い、
トリガ極性がマイナス側の場合には、コンパレータ24c
を増加側、24dを減少側のエンベローブ用として用い
る。そして、コンパレータ24a、24cは、メモリ25a,25c
のデジタル信号列26a、26cより、A/D変換器21のデジタ
ル信号列23が大きいときに比較信号27a、27cをメモリ25
a,25cに出力して、デジタル信号列23の記憶を更新させ
る。一方、コンパレータ24b,24dは、デジタル信号列26
b,26dよりデジタル信号列23が小さいときに、比較信号2
7b,27dをメモリ25b,25dに出力して、デジタル信号列23
の記憶を更新させる。
2をデジタル信号列23に変換する。デジタル信号列23は
メモリ25a〜25d、およびコンパレータ24a〜24dにそれぞ
れ出力される。メモリ25a〜25dは過去に編集された波形
データ列が記憶されている。コンパレータ24a〜24dは、
A/D変換器21のデジタル信号列23と各メモリ25a〜25dの
デジタル信号列26a〜26dとをそれぞれ比較するものであ
る。トリガ極性がプラス側の場合には、コンパレータ24
aを増加側、24bを減少側のエンベローブ用として用い、
トリガ極性がマイナス側の場合には、コンパレータ24c
を増加側、24dを減少側のエンベローブ用として用い
る。そして、コンパレータ24a、24cは、メモリ25a,25c
のデジタル信号列26a、26cより、A/D変換器21のデジタ
ル信号列23が大きいときに比較信号27a、27cをメモリ25
a,25cに出力して、デジタル信号列23の記憶を更新させ
る。一方、コンパレータ24b,24dは、デジタル信号列26
b,26dよりデジタル信号列23が小さいときに、比較信号2
7b,27dをメモリ25b,25dに出力して、デジタル信号列23
の記憶を更新させる。
28はアドレス制御部であり、メモリ25a〜25dへメモリア
ドレス29を出力して、メモリ25a〜25dのアドレスを指定
し、動作許可信号34,35によりコンパレータ24a〜24dの
動作開始，停止を制御する。30はトリガ回路であり、ア
ドレス制御部28からの受付許可信号33により動作し、ト
リガ極性指定信号32の指定により、アナログ信号22が所
定電圧以上または以下になったとき、トリガ信号31をア
ドレス制御部28に出力する。
ドレス29を出力して、メモリ25a〜25dのアドレスを指定
し、動作許可信号34,35によりコンパレータ24a〜24dの
動作開始，停止を制御する。30はトリガ回路であり、ア
ドレス制御部28からの受付許可信号33により動作し、ト
リガ極性指定信号32の指定により、アナログ信号22が所
定電圧以上または以下になったとき、トリガ信号31をア
ドレス制御部28に出力する。
次に、本実施例の動作について説明する。
第１図〜第３図において、トリガ回路30はトリガ極性指
定信号32により指定された極性により、アナログ信号22
が所定電圧以上または以下になったとき、トリガ信号31
をアドレス制御部28に出力する。このトリガ信号によ
り、アドレス制御部28は、メモリアドレス29によりメモ
リ25a〜25dの制御を開始する。メモリ25a〜25dのアドレ
スは、メモリアドレス29によって、A/D変換器21の出力
するデジタル信号列23と同期しながら、１個ずつカウン
トアップする。メモリ25a〜25dは、アドレス制御部28に
よって指定された番地から過去に編集されたデタをコン
パレータ24a〜24dに供給する。コンパレータ24a〜24d
は、デジタル信号列23と26a〜26dとを比較し、該当する
アドレスのデータを、新らしいデータであるデジタル信
号列23のデータに変更するか過去のデータのままにして
おくかをきめる。即ち、コンパレータ24a、24dがデータ
の最大値の比較機能を有しており、コンパレータ24c、2
4dがデータの最小値の比較機能を有しており、メモリ25
a、25bには新しいデータ及び過去のデータのなかで最大
値が記憶され、メモリ25c、25dには新しいデータ及び過
去のデータのなかで最小値が記憶されているものであ
る。
定信号32により指定された極性により、アナログ信号22
が所定電圧以上または以下になったとき、トリガ信号31
をアドレス制御部28に出力する。このトリガ信号によ
り、アドレス制御部28は、メモリアドレス29によりメモ
リ25a〜25dの制御を開始する。メモリ25a〜25dのアドレ
スは、メモリアドレス29によって、A/D変換器21の出力
するデジタル信号列23と同期しながら、１個ずつカウン
トアップする。メモリ25a〜25dは、アドレス制御部28に
よって指定された番地から過去に編集されたデタをコン
パレータ24a〜24dに供給する。コンパレータ24a〜24d
は、デジタル信号列23と26a〜26dとを比較し、該当する
アドレスのデータを、新らしいデータであるデジタル信
号列23のデータに変更するか過去のデータのままにして
おくかをきめる。即ち、コンパレータ24a、24dがデータ
の最大値の比較機能を有しており、コンパレータ24c、2
4dがデータの最小値の比較機能を有しており、メモリ25
a、25bには新しいデータ及び過去のデータのなかで最大
値が記憶され、メモリ25c、25dには新しいデータ及び過
去のデータのなかで最小値が記憶されているものであ
る。
ここで例えば、アドレス制御部28により、トリガの極性
が増加側でメモリ25aとコンパレータ24aが選択されてい
たとすると、メモリ25aに新しいデータ及び過去のデー
タのなかで最大値が記憶される。次にアドレス制御部28
はトリガの極性を減少側にしメモリ25b、コンパレータ2
4bを選択し、この時点で新しいデータ及び過去のデータ
のなかで最大値がメモリ25bに記憶される。次にアドレ
ス制御部28はトリガの極性を増加側にしメモリ25c、コ
ンパレータ24cを選択し、この時点で新しいデータ及び
過去のデータのなかで最小値がメモリ25cに記憶され
る。次にアドレス制御部28はトリガの極性を減少側にし
メモリ25d、コンパレータ24dを選択し、この時点で新し
いデータ及び過去のデータのなかで最小値がメモリ25d
に記憶される。
が増加側でメモリ25aとコンパレータ24aが選択されてい
たとすると、メモリ25aに新しいデータ及び過去のデー
タのなかで最大値が記憶される。次にアドレス制御部28
はトリガの極性を減少側にしメモリ25b、コンパレータ2
4bを選択し、この時点で新しいデータ及び過去のデータ
のなかで最大値がメモリ25bに記憶される。次にアドレ
ス制御部28はトリガの極性を増加側にしメモリ25c、コ
ンパレータ24cを選択し、この時点で新しいデータ及び
過去のデータのなかで最小値がメモリ25cに記憶され
る。次にアドレス制御部28はトリガの極性を減少側にし
メモリ25d、コンパレータ24dを選択し、この時点で新し
いデータ及び過去のデータのなかで最小値がメモリ25d
に記憶される。
このようにして、メモリ25a〜25dは１個のトリガ信号31
に対し、記憶されたデータ列を更新する。アドレス制御
部28は、トリガ信号31を入力するとメモリ25a〜25dを制
御し、記憶動作が終了すると、トリガ極性指定信号32で
次に入力するトリガの極性を変更する。さらに、アドレ
ス制御部28はトリガ受け付け許可信号33をトリガ回路30
に出力する。
に対し、記憶されたデータ列を更新する。アドレス制御
部28は、トリガ信号31を入力するとメモリ25a〜25dを制
御し、記憶動作が終了すると、トリガ極性指定信号32で
次に入力するトリガの極性を変更する。さらに、アドレ
ス制御部28はトリガ受け付け許可信号33をトリガ回路30
に出力する。
以上の動作を繰り返すことにより、第２図に示すような
曲線が得られる。即ち、メモリ25aにはトリガ極性が増
加側の最大値データ（Ａ曲線）、メモリ25bにはトリガ
極性が減少側の最大値データ（Ｂ曲線）、メモリ25cに
はトリガ極性が増加側の最小値データ（Ｃ曲線）、メモ
リ25dにはトリガ極性が減少側の最小値データ（Ｄ曲
線）が得られる。
曲線が得られる。即ち、メモリ25aにはトリガ極性が増
加側の最大値データ（Ａ曲線）、メモリ25bにはトリガ
極性が減少側の最大値データ（Ｂ曲線）、メモリ25cに
はトリガ極性が増加側の最小値データ（Ｃ曲線）、メモ
リ25dにはトリガ極性が減少側の最小値データ（Ｄ曲
線）が得られる。
このようにして、各メモリに記憶されたデータを、従来
と同様の表示回路によりブラウン管等に表示する。これ
により、第３図のe1,e2,t1に示すような所望するデー
タ、即ちアイパターンの開口部位及び外輪郭の値を容易
に認識することができる。
と同様の表示回路によりブラウン管等に表示する。これ
により、第３図のe1,e2,t1に示すような所望するデー
タ、即ちアイパターンの開口部位及び外輪郭の値を容易
に認識することができる。
発明の効果 本発明は、上記実施例より明らかなように、A/D変換器
で変換されたデジタル信号列を、複数のメモリ全部で一
旦記憶しておき、これらメモリの出力信号と次にメモリ
に入力されるデジタル信号列とを、対応するコンパレー
タで比較し、トリガ極性と比較結果の増減によって、メ
モリの記憶内容を更新するという構成にしたので、所望
の極性、傾きの観測波形のエンベローブが得られ、アイ
パターンの観測を確実に行なうことができるという効果
を有する。
で変換されたデジタル信号列を、複数のメモリ全部で一
旦記憶しておき、これらメモリの出力信号と次にメモリ
に入力されるデジタル信号列とを、対応するコンパレー
タで比較し、トリガ極性と比較結果の増減によって、メ
モリの記憶内容を更新するという構成にしたので、所望
の極性、傾きの観測波形のエンベローブが得られ、アイ
パターンの観測を確実に行なうことができるという効果
を有する。
第１図は本発明の一実施例による波形記憶装置のブロッ
ク図、第２図（ａ）〜（ｃ）は同実施例により得られる
表示波形図、第３図は第２図の必要な電位差図、第４図
は従来例のブロック図、第５図は従来例のアイパターン
図である。 21……A/D変換器、22……アナログ信号、23……デジタ
ル信号列、24a〜24d……コンパレータ、25a〜25d……メ
モリ、26a〜26d……デジタル信号列、27a〜27d……比較
信号、28……アドレス制御部、29……メモリアドレス、
30……トリガ回路、31……トリガ信号、32……トリガ極
性指定信号、33……受け付け許可信号。
ク図、第２図（ａ）〜（ｃ）は同実施例により得られる
表示波形図、第３図は第２図の必要な電位差図、第４図
は従来例のブロック図、第５図は従来例のアイパターン
図である。 21……A/D変換器、22……アナログ信号、23……デジタ
ル信号列、24a〜24d……コンパレータ、25a〜25d……メ
モリ、26a〜26d……デジタル信号列、27a〜27d……比較
信号、28……アドレス制御部、29……メモリアドレス、
30……トリガ回路、31……トリガ信号、32……トリガ極
性指定信号、33……受け付け許可信号。
Claims (1)
- 【請求項１】入力したアナログ信号をデジタル信号列に
変換するA/D変換器と、上記アナログ信号を入力とする
トリガ回路と、このトリガ回路から出力されるトリガ信
号を基点とした上記デジタル信号列を記憶する複数のメ
モリと、これらメモリに過去に記憶された上記デジタル
信号列と次に上記複数のメモリに入力されるデジタル信
号列とを比較し最大値もしくは最小値を出力する複数の
コンパレータと、上記メモリの記憶動作毎にトリガの極
性を増加側もしくは減少側に切換え、トリガの極性に応
じて上記メモリ及び上記コンパレータの一組を順次選択
し、選択された上記コンパレータから出力される最大値
もしくは最小値を対応する上記メモリに記憶するアドレ
ス制御部とを備えた波形記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14854487A JPH06103322B2 (ja) | 1987-06-15 | 1987-06-15 | 波形記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14854487A JPH06103322B2 (ja) | 1987-06-15 | 1987-06-15 | 波形記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63311175A JPS63311175A (ja) | 1988-12-19 |
| JPH06103322B2 true JPH06103322B2 (ja) | 1994-12-14 |
Family
ID=15455142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14854487A Expired - Fee Related JPH06103322B2 (ja) | 1987-06-15 | 1987-06-15 | 波形記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103322B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101860025B1 (ko) * | 2017-02-24 | 2018-05-21 | 재단법인 한국조명연구원 | 천장등 탈부착장치 |
-
1987
- 1987-06-15 JP JP14854487A patent/JPH06103322B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101860025B1 (ko) * | 2017-02-24 | 2018-05-21 | 재단법인 한국조명연구원 | 천장등 탈부착장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63311175A (ja) | 1988-12-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |