JPH06102986A - マイクロコンピュータ回路 - Google Patents
マイクロコンピュータ回路Info
- Publication number
- JPH06102986A JPH06102986A JP4252343A JP25234392A JPH06102986A JP H06102986 A JPH06102986 A JP H06102986A JP 4252343 A JP4252343 A JP 4252343A JP 25234392 A JP25234392 A JP 25234392A JP H06102986 A JPH06102986 A JP H06102986A
- Authority
- JP
- Japan
- Prior art keywords
- input
- key
- cpu core
- clock
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
Landscapes
- Microcomputers (AREA)
- Mobile Radio Communication Systems (AREA)
- Input From Keyboards Or The Like (AREA)
Abstract
(57)【要約】
【目的】 携帯電話機等に用いられるマイクロコンピュ
ータ回路に関し、キースキャンを行わない状態において
も出来るだけ消費電流を少なくする。 【構成】 キー入力を長く待っている間はクロック入力
をＣＰＵコアに与えないような構成とし、キー入力によ
りスタート動作が行われてクロックが入力されても発振
安定待ち時間を必要としないため、入力したクロックに
より即座に動作を実行することが出来、クロック信号よ
る余分な消費電流を低減することが出来る。
ータ回路に関し、キースキャンを行わない状態において
も出来るだけ消費電流を少なくする。 【構成】 キー入力を長く待っている間はクロック入力
をＣＰＵコアに与えないような構成とし、キー入力によ
りスタート動作が行われてクロックが入力されても発振
安定待ち時間を必要としないため、入力したクロックに
より即座に動作を実行することが出来、クロック信号よ
る余分な消費電流を低減することが出来る。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータ回
路に関し、特に携帯電話機等に用いられるマイクロコン
ピュータ回路に関するものである。
路に関し、特に携帯電話機等に用いられるマイクロコン
ピュータ回路に関するものである。
【０００２】携帯電話機等においては、小型、軽量、電
池の持ち時間が長いこと等が要求され、これに伴って回
路の小規模化、部品数の削減、消費電流の低減化が必要
となり、キースキャン時においては、キーの入力が全く
無い場合での低消費電流化が必要となっている。
池の持ち時間が長いこと等が要求され、これに伴って回
路の小規模化、部品数の削減、消費電流の低減化が必要
となり、キースキャン時においては、キーの入力が全く
無い場合での低消費電流化が必要となっている。
【０００３】
【従来の技術】図５は、従来から知られているマイクロ
コンピュータ回路を示したもので、１０はＣＰＵコアを
含むマイクロコンピュータ回路であり、このマイクロコ
ンピュータ回路１０は、ダイオードで構成された逆流防
止回路１３を介してキーマトリククス１１に接続された
キースキャン出力端子ＫＯと、常にプルアップ回路１４
によってプルアップされていると共にキーマトリクス１
１に接続されているキースキャン入力端子ＫＩと、割込
端子ＩＲＱと、クロック入力を受けるクロック端子ＣＬ
Ｋとを備えている。
コンピュータ回路を示したもので、１０はＣＰＵコアを
含むマイクロコンピュータ回路であり、このマイクロコ
ンピュータ回路１０は、ダイオードで構成された逆流防
止回路１３を介してキーマトリククス１１に接続された
キースキャン出力端子ＫＯと、常にプルアップ回路１４
によってプルアップされていると共にキーマトリクス１
１に接続されているキースキャン入力端子ＫＩと、割込
端子ＩＲＱと、クロック入力を受けるクロック端子ＣＬ
Ｋとを備えている。
【０００４】また、キーマトリクス１１と逆流防止回路
１３との間に割込発生部１２が接続されており、この割
込発生部１２の出力端子がマイクロコンピュータ回路１
０の割込端子ＩＲＱに接続されている。
１３との間に割込発生部１２が接続されており、この割
込発生部１２の出力端子がマイクロコンピュータ回路１
０の割込端子ＩＲＱに接続されている。
【０００５】尚、逆流防止回路１３はキースキャン出力
端子ＫＯから電流が流れ出ない方向にダイオードの極性
が設定されており、プルアップ回路１４は電源電圧Ｖcc
にプルアップ抵抗を介して接続されており、また割込発
生部１２はトランジスタＴｒによるトランジスタ回路で
構成されている。
端子ＫＯから電流が流れ出ない方向にダイオードの極性
が設定されており、プルアップ回路１４は電源電圧Ｖcc
にプルアップ抵抗を介して接続されており、また割込発
生部１２はトランジスタＴｒによるトランジスタ回路で
構成されている。
【０００６】この様な従来のマイクロコンピュータ回路
の動作を図６に示したタイミングチャートに沿って説明
すると、まず、キー入力が行われていない入力待ちの時
には、割込発生部１２のトランジスタＴｒの出力はＨレ
ベルであり、従って割込端子ＩＲＱもＨレベルとなって
おり、マイクロコンピュータ回路（以下、単にマイコン
回路と略称することがある）１０におけるＣＰＵコア
（図示せず）はスリープ状態となっており、キースキャ
ン出力端子ＫＯはオールＨレベルの停止状態となってい
る。従って、キー操作によりキーマトリクス１１が動作
しない限り、キースキャン出力端子ＫＯのＨレベルは逆
流阻止回路１３により割込発生部１２に与えられず、キ
ー入力が無いときの低電流化を図っている。
の動作を図６に示したタイミングチャートに沿って説明
すると、まず、キー入力が行われていない入力待ちの時
には、割込発生部１２のトランジスタＴｒの出力はＨレ
ベルであり、従って割込端子ＩＲＱもＨレベルとなって
おり、マイクロコンピュータ回路（以下、単にマイコン
回路と略称することがある）１０におけるＣＰＵコア
（図示せず）はスリープ状態となっており、キースキャ
ン出力端子ＫＯはオールＨレベルの停止状態となってい
る。従って、キー操作によりキーマトリクス１１が動作
しない限り、キースキャン出力端子ＫＯのＨレベルは逆
流阻止回路１３により割込発生部１２に与えられず、キ
ー入力が無いときの低電流化を図っている。
【０００７】その後、キー入力が行われてキーマトリク
ス１１のいずれかの交点が接続されたとき、プルアップ
回路１４を介して割込発生部１２のトランジスタＴｒの
ベース端子はＨレベルとなるため、トランジスタＴｒは
ＯＮとなりそのコレクタ端子がＬレベルとなってマイコ
ン回路１０の割込端子ＩＲＱをＬレベルに変化させる。
ス１１のいずれかの交点が接続されたとき、プルアップ
回路１４を介して割込発生部１２のトランジスタＴｒの
ベース端子はＨレベルとなるため、トランジスタＴｒは
ＯＮとなりそのコレクタ端子がＬレベルとなってマイコ
ン回路１０の割込端子ＩＲＱをＬレベルに変化させる。
【０００８】従ってマイコン回路１０はスリープ状態か
ら動作状態に移行し、キースキャン出力端子ＫＯには順
次Ｌレベルが出力されることとなり、キー操作により接
続されているキーマトリックス１１の交点を介してキー
スキャン入力端子ＫＩのいずれかがＬレベルとなってキ
ー操作をマイコン回路１０に知らせるようになってい
る。
ら動作状態に移行し、キースキャン出力端子ＫＯには順
次Ｌレベルが出力されることとなり、キー操作により接
続されているキーマトリックス１１の交点を介してキー
スキャン入力端子ＫＩのいずれかがＬレベルとなってキ
ー操作をマイコン回路１０に知らせるようになってい
る。
【０００９】
【発明が解決しようとする課題】この様な従来のマイク
ロコンピュータ回路においては、クロック入力が常にク
ロック端子ＣＬＫに与えられており、これによりキース
キャン出力端子ＫＯはスリープモードとして例えば３．
５ｍＡの電流が流れるようになっている。従って、携帯
電話機等において消費電流を出来るだけ低減させなけれ
ばならないという観点から問題があった。
ロコンピュータ回路においては、クロック入力が常にク
ロック端子ＣＬＫに与えられており、これによりキース
キャン出力端子ＫＯはスリープモードとして例えば３．
５ｍＡの電流が流れるようになっている。従って、携帯
電話機等において消費電流を出来るだけ低減させなけれ
ばならないという観点から問題があった。
【００１０】従って本発明は、キースキャンを行わない
状態においても出来るだけ消費電流を少なくすることが
できるマイクロコンピュータ回路を実現することを目的
とする。
状態においても出来るだけ消費電流を少なくすることが
できるマイクロコンピュータ回路を実現することを目的
とする。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
め、本発明に係るマイクロコンピュータ回路は、図１に
原理的に示すように、キーマトリクス１１に接続され、
スタート入力後にスリープモードとなり割込入力後にキ
ースキャン出力を発生すると共にキー入力の待ち状態で
該キースキャン出力を該スリープモードに戻す発振安定
待ち時間無しのＣＰＵコア１と、該キーマトリクス１１
に接続され、常にプルアップされており該キー入力時に
スタート入力生成部１２を介して該ＣＰＵコア１のスタ
ート端子にスタート入力を与えると共に該キー入力時に
該キースキャン出力を受けたとき該ＣＰＵコア１の割込
端子に割込入力を与えるキースキャン入力部２とを備
え、該ＣＰＵコア１が、該スタート入力を受ける前はク
ロック制御セル３を停止させることを特徴としたもので
ある。
め、本発明に係るマイクロコンピュータ回路は、図１に
原理的に示すように、キーマトリクス１１に接続され、
スタート入力後にスリープモードとなり割込入力後にキ
ースキャン出力を発生すると共にキー入力の待ち状態で
該キースキャン出力を該スリープモードに戻す発振安定
待ち時間無しのＣＰＵコア１と、該キーマトリクス１１
に接続され、常にプルアップされており該キー入力時に
スタート入力生成部１２を介して該ＣＰＵコア１のスタ
ート端子にスタート入力を与えると共に該キー入力時に
該キースキャン出力を受けたとき該ＣＰＵコア１の割込
端子に割込入力を与えるキースキャン入力部２とを備
え、該ＣＰＵコア１が、該スタート入力を受ける前はク
ロック制御セル３を停止させることを特徴としたもので
ある。
【００１２】また本発明では、キー入力が一定時間以上
無い待ち状態では該スタート入力を受ける前と同様に該
クロック制御セル３を停止させることができる。
無い待ち状態では該スタート入力を受ける前と同様に該
クロック制御セル３を停止させることができる。
【００１３】
【作用】本発明の動作を図２に示したタイミングチャー
トを参照して説明すると、マイクロコンピュータ回路１
０におけるＣＰＵコア１はキー入力の待ち受け状態にお
いては、クロック制御セル３を制御してクロックをＣＰ
Ｕコア１に入力させないようにしている。従ってＣＰＵ
コア１のキースキャン出力は停止状態（オールＨレベ
ル）になっている。
トを参照して説明すると、マイクロコンピュータ回路１
０におけるＣＰＵコア１はキー入力の待ち受け状態にお
いては、クロック制御セル３を制御してクロックをＣＰ
Ｕコア１に入力させないようにしている。従ってＣＰＵ
コア１のキースキャン出力は停止状態（オールＨレベ
ル）になっている。
【００１４】この後、キー入力が発生すると、キーマト
リクス１１のいずれかの交点が接続されるので、プルア
ップされているキースキャン入力部２のキースキャン入
力端子ＫＩからキーマトリックス１１の接続交点を経由
してスタート入力生成部１２にプルアップ電圧が与えら
れるので、スタート入力生成部１２からＣＰＵコア１の
スタート端子にスタート入力が与えられる。
リクス１１のいずれかの交点が接続されるので、プルア
ップされているキースキャン入力部２のキースキャン入
力端子ＫＩからキーマトリックス１１の接続交点を経由
してスタート入力生成部１２にプルアップ電圧が与えら
れるので、スタート入力生成部１２からＣＰＵコア１の
スタート端子にスタート入力が与えられる。
【００１５】これにより、ＣＰＵコア１はクロック制御
セル３を制御してクロック入力を入力開始し、また、こ
のスタート入力によりキースキャン入力部２が割込入力
を発生してＣＰＵコア１の割込端子ＩＲＱに与えるの
で、ＣＰＵコア１は従来と同様にキースキャン動作を行
うこととなる。
セル３を制御してクロック入力を入力開始し、また、こ
のスタート入力によりキースキャン入力部２が割込入力
を発生してＣＰＵコア１の割込端子ＩＲＱに与えるの
で、ＣＰＵコア１は従来と同様にキースキャン動作を行
うこととなる。
【００１６】このキースキャン動作が行われると、ＣＰ
Ｕコア１は再び入力待ちの状態となるが、一定の時間内
においては図示の様にスリープ状態となり、キースキャ
ン出力を停止させるだけであるが、キー入力待ち時間が
一定の時間を越えた時にはＣＰＵコア１はストップ状態
を発生することにより再びクロックセル３を停止してク
ロック入力が行われない様にしている。
Ｕコア１は再び入力待ちの状態となるが、一定の時間内
においては図示の様にスリープ状態となり、キースキャ
ン出力を停止させるだけであるが、キー入力待ち時間が
一定の時間を越えた時にはＣＰＵコア１はストップ状態
を発生することにより再びクロックセル３を停止してク
ロック入力が行われない様にしている。
【００１７】尚、ＣＰＵコア１がクロック入力を受けた
時には、このＣＰＵコアが発振安定待ち時間がない種類
のものであるので、クロック入力を受けてすぐに動作に
入ることが出来る。
時には、このＣＰＵコアが発振安定待ち時間がない種類
のものであるので、クロック入力を受けてすぐに動作に
入ることが出来る。
【００１８】この様にして本発明に係るマイクロコンピ
ュータ回路おいては入力待ち受け状態においてクロック
信号を入力しないので、その余分な電流を抑えることが
出来る。
ュータ回路おいては入力待ち受け状態においてクロック
信号を入力しないので、その余分な電流を抑えることが
出来る。
【００１９】
【実施例】図３は本発明に係るマイクロコンピュータ回
路の実施例を示したもので、この実施例では、キースキ
ャン入力部２とＣＰＵコア１の割込端子ＩＲＱとの間に
割込部（ＩＲＱ部）４を設けている。また、従来例と同
様にキーマトリクス１１とＣＰＵコア１との間に逆流防
止回路１３を設け、キースキャン入力部２の入力側には
プルアップ回路１４を設けている。また、スタート入力
生成部１２はトランジスタＴｒを含むトランジスタ回路
で構成されている。
路の実施例を示したもので、この実施例では、キースキ
ャン入力部２とＣＰＵコア１の割込端子ＩＲＱとの間に
割込部（ＩＲＱ部）４を設けている。また、従来例と同
様にキーマトリクス１１とＣＰＵコア１との間に逆流防
止回路１３を設け、キースキャン入力部２の入力側には
プルアップ回路１４を設けている。また、スタート入力
生成部１２はトランジスタＴｒを含むトランジスタ回路
で構成されている。
【００２０】図４は図３に示した実施例の動作を示した
タイミングチャートで、このタイミングチャートで示す
ようにキー入力が行われない入力待ち状態においてはＣ
ＰＵコア１はクロック入力をクロック制御セル３を制御
することにより入力させないようにしており、その後、
キー入力が行われた時には、スタート入力生成部１２の
トランジスタＴｒがＯＮとなることにより、ＣＰＵコア
１のスタート端子がＬレベルのスタート入力を受けるこ
ととなる。
タイミングチャートで、このタイミングチャートで示す
ようにキー入力が行われない入力待ち状態においてはＣ
ＰＵコア１はクロック入力をクロック制御セル３を制御
することにより入力させないようにしており、その後、
キー入力が行われた時には、スタート入力生成部１２の
トランジスタＴｒがＯＮとなることにより、ＣＰＵコア
１のスタート端子がＬレベルのスタート入力を受けるこ
ととなる。
【００２１】このスタート入力を受けたＣＰＵコア１は
今までキースキャン出力端子がオールＨの状態であった
が、スタート入力を受けたことによりオールＬレベルと
なり、これによりキースキャン入力部２のキースキャン
入力端子ＫＩはいずれもＬレベルのキースキャン入力を
受けるので、これを割込部４に知らせることにより割込
部４はＣＰＵコア１の割込端子ＩＲＱにＬレベルの割込
入力を知らせることとなる。
今までキースキャン出力端子がオールＨの状態であった
が、スタート入力を受けたことによりオールＬレベルと
なり、これによりキースキャン入力部２のキースキャン
入力端子ＫＩはいずれもＬレベルのキースキャン入力を
受けるので、これを割込部４に知らせることにより割込
部４はＣＰＵコア１の割込端子ＩＲＱにＬレベルの割込
入力を知らせることとなる。
【００２２】従ってＣＰＵコア１はスキャンを開始し、
キースキャン出力端子ＫＯに順次Ｌレベルのキースキャ
ン信号を出力するようになる。
キースキャン出力端子ＫＯに順次Ｌレベルのキースキャ
ン信号を出力するようになる。
【００２３】
【発明の効果】以上説明したように本発明に係るマイク
ロコンピュータ回路によればキー入力を長く待っている
間はクロック入力をＣＰＵコアに与えないような構成と
し、キー入力によりスタート動作が行われてクロックが
入力されても発振安定待ち時間を必要としないため、入
力したクロックにより即座に動作を実行することが出
来、クロック信号よる余分な消費電流を低減することが
出来ると共に、携帯電話機の小型化並びに電池の長寿命
化が可能となる。
ロコンピュータ回路によればキー入力を長く待っている
間はクロック入力をＣＰＵコアに与えないような構成と
し、キー入力によりスタート動作が行われてクロックが
入力されても発振安定待ち時間を必要としないため、入
力したクロックにより即座に動作を実行することが出
来、クロック信号よる余分な消費電流を低減することが
出来ると共に、携帯電話機の小型化並びに電池の長寿命
化が可能となる。
【図１】本発明に係るマイクロコンピュータ回路の構成
を原理的に示したブロック図である。
を原理的に示したブロック図である。
【図２】本発明に係るマイクロコンピュータ回路の動作
を説明するためのタイミングチャート図である。
を説明するためのタイミングチャート図である。
【図３】本発明に係るマイクロコンピュータ回路の実施
例を示したブロック図である。
例を示したブロック図である。
【図４】本発明に係るマイクロコンピュータ回路の実施
例の動作を説明するためのタンミングチャート図であ
る。
例の動作を説明するためのタンミングチャート図であ
る。
【図５】従来例を示したブロック図である。
【図６】従来例の動作を説明するためのタイミングチャ
ート図である。
ート図である。
１ ＣＰＵコア ２ キースキャン入力部 ３ クロック制御セル １０ マイクロコンピュータ回路 １１ キーマトリクス １２ スタート入力生成部 ＫＯ キースキャン出力端子 ＫＩ キースキャン入力端子 図中、同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｂ 7/26 Ｘ 9297−5Ｋ
Claims (2)
- 【請求項１】 キーマトリクス(11)に接続され、スター
ト入力後にスリープモードとなり割込入力後にキースキ
ャン出力を発生すると共にキー入力の待ち状態で該キー
スキャン出力を該スリープモードに戻す発振安定待ち時
間無しのＣＰＵコア(1) と、 該キーマトリクス(11)に接続され、常にプルアップされ
ており該キー入力時にスタート入力生成部(12)を介して
該ＣＰＵコア(1) のスタート端子にスタート入力を与え
ると共に該キー入力時に該キースキャン出力を受けたと
き該ＣＰＵコア(1) の割込端子に割込入力を与えるキー
スキャン入力部(2) と、 を備え、該ＣＰＵコア(1) が、該スタート入力を受ける
前はクロック制御セル(3) を停止させることを特徴とし
たマイクロコンピュータ回路。 - 【請求項２】 該キー入力が一定時間以上無い待ち状態
では該スタート入力を受ける前と同様に該クロック制御
セル(3) を停止させることを特徴とした請求項１に記載
のマイクロコンピュータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4252343A JPH06102986A (ja) | 1992-09-22 | 1992-09-22 | マイクロコンピュータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4252343A JPH06102986A (ja) | 1992-09-22 | 1992-09-22 | マイクロコンピュータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06102986A true JPH06102986A (ja) | 1994-04-15 |
Family
ID=17235960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4252343A Pending JPH06102986A (ja) | 1992-09-22 | 1992-09-22 | マイクロコンピュータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06102986A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08210152A (ja) * | 1995-02-07 | 1996-08-20 | Mitsubishi Heavy Ind Ltd | ガスタービン冷却空気導入装置 |
| KR100378864B1 (ko) * | 1996-07-15 | 2003-05-17 | 칼소닉 칸세이 가부시끼가이샤 | 마이크로컴퓨터장치 |
-
1992
- 1992-09-22 JP JP4252343A patent/JPH06102986A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08210152A (ja) * | 1995-02-07 | 1996-08-20 | Mitsubishi Heavy Ind Ltd | ガスタービン冷却空気導入装置 |
| KR100378864B1 (ko) * | 1996-07-15 | 2003-05-17 | 칼소닉 칸세이 가부시끼가이샤 | 마이크로컴퓨터장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4964073A (en) | Portable data collecting and processing apparatus | |
| US8046088B2 (en) | Dependent power supplying apparatus and electronic instrument | |
| KR100309941B1 (ko) | 무선휴대단말기 | |
| JPH0787734A (ja) | 電源装置 | |
| KR100672989B1 (ko) | 파워다운 모드에서 레귤레이터에 의한 전력 소모를방지하는 전자장치 및 전력 소모 방지 방법 | |
| US5555167A (en) | Power supply apparatus with a power-saving function | |
| USRE39523E1 (en) | Power control apparatus for a battery-powered communication system | |
| JPH06102986A (ja) | マイクロコンピュータ回路 | |
| US5569965A (en) | Control method for reducing quiescent current | |
| JPS6148726B2 (ja) | ||
| JPS63292312A (ja) | クロック信号発生回路 | |
| JPH06161617A (ja) | 情報処理装置のための電力供給制御装置 | |
| JP2695547B2 (ja) | 復帰入力回路 | |
| JPH113131A (ja) | データ処理装置 | |
| JPS60251418A (ja) | 演算装置の動作周波数切り換え制御回路 | |
| JP2686024B2 (ja) | クロック制御方式 | |
| JP3318465B2 (ja) | 電源回路 | |
| JPH0744524A (ja) | マイクロコンピュータ | |
| JP2005137182A (ja) | スイッチングレギュレータ | |
| JP3083491B2 (ja) | 携帯用通信装置 | |
| JP3177139B2 (ja) | 発振再起動制御装置 | |
| JPH03165618A (ja) | 初期時クロック発生回路 | |
| JPH06255213A (ja) | 画像形成装置 | |
| JPH0763146B2 (ja) | スタンバイ回路 | |
| JPH04160415A (ja) | 低消費電力型携帯端末機 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990525 |