JPH06101472B2 - 半導体素子 - Google Patents
半導体素子Info
- Publication number
- JPH06101472B2 JPH06101472B2 JP63256144A JP25614488A JPH06101472B2 JP H06101472 B2 JPH06101472 B2 JP H06101472B2 JP 63256144 A JP63256144 A JP 63256144A JP 25614488 A JP25614488 A JP 25614488A JP H06101472 B2 JPH06101472 B2 JP H06101472B2
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- film
- crystal silicon
- silicon
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体素子に関し、特に高速，高集積バイポ
ーラデバイスに関する。
ーラデバイスに関する。
バイポーラデバイスの動作速度を上げるためには動作領
域以外のpn,np接合の接合容量（寄生容量）とベース抵
抗を低減する必要がある。従来のプレーナ型バイポーラ
トランジスタは第５図に示すようにn+層40上にｎ領域4
1,p領域42,n+領域43が順次積層された構造である。この
構造では動作領域の大きさとなるn+領域43とｐ領域42と
のnp接合よりもｐ領域42とｎ領域41のpn接合が大きく、
寄生容量が大きい。またベース抵抗は、ｐ領域42のドー
ピングの際にｎ領域41への拡散を制限するため高濃度に
拡散できず、あまり低くすることはできない。
域以外のpn,np接合の接合容量（寄生容量）とベース抵
抗を低減する必要がある。従来のプレーナ型バイポーラ
トランジスタは第５図に示すようにn+層40上にｎ領域4
1,p領域42,n+領域43が順次積層された構造である。この
構造では動作領域の大きさとなるn+領域43とｐ領域42と
のnp接合よりもｐ領域42とｎ領域41のpn接合が大きく、
寄生容量が大きい。またベース抵抗は、ｐ領域42のドー
ピングの際にｎ領域41への拡散を制限するため高濃度に
拡散できず、あまり低くすることはできない。
上述した従来の半導体素子は、寄生容量が大きくかつベ
ース抵抗を十分に低くすることができないため、トラン
ジスタを高速で動作できないという欠点がある。
ース抵抗を十分に低くすることができないため、トラン
ジスタを高速で動作できないという欠点がある。
本発明の半導体素子は、単結晶基板表面の低抵抗単結晶
シリコン層上の大きさが２段となった逆凸形状の段差を
有する絶縁膜の開口部内において該絶縁膜の大きい開口
部領域内で絶縁膜上にＰ型低抵抗単結晶シリコン膜を配
し、該絶縁膜の小さな開口部領域上にｎ型単結晶シリコ
ン膜,p型単結晶シリコン膜,n型単結晶シリコン膜が該ｐ
型単結晶シリコン膜の一部が横方向で接している構造、
もしくは、上記の構造の単結晶シリコンの導電型をすべ
て逆にした構造を有している。
シリコン層上の大きさが２段となった逆凸形状の段差を
有する絶縁膜の開口部内において該絶縁膜の大きい開口
部領域内で絶縁膜上にＰ型低抵抗単結晶シリコン膜を配
し、該絶縁膜の小さな開口部領域上にｎ型単結晶シリコ
ン膜,p型単結晶シリコン膜,n型単結晶シリコン膜が該ｐ
型単結晶シリコン膜の一部が横方向で接している構造、
もしくは、上記の構造の単結晶シリコンの導電型をすべ
て逆にした構造を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の構造を示す基板縦断面
図である。本発明の第１の実施例の構造は二酸化シリコ
ン膜6p+領域５と二酸化シリコン膜４が積層された構造
からなる側壁およびn+層２からなる底面とで囲まれた溝
の中にn+層２をコレクタ電極とし、かつ底面に垂直な方
向にnpn接合のシリコンバイポーラトランジスタ構造を
有している。
図である。本発明の第１の実施例の構造は二酸化シリコ
ン膜6p+領域５と二酸化シリコン膜４が積層された構造
からなる側壁およびn+層２からなる底面とで囲まれた溝
の中にn+層２をコレクタ電極とし、かつ底面に垂直な方
向にnpn接合のシリコンバイポーラトランジスタ構造を
有している。
第２図は本発明の第１の実施例の製造方法について示し
た基板縦断面図である。比抵抗10Ω・cmのｐ型シリコン
基板10の表面の一部に砒素（As）を５×1019原子/cm3ド
ーピングしてn+層11を形成したのち該ｐ型シリコン基板
10の表面を熱酸化して約1.5μｍの厚さの二酸化シリコ
ン膜12を形成した。そして通常の微細加工技術により第
２図り（ａ）に示すように溝13を形成した。
た基板縦断面図である。比抵抗10Ω・cmのｐ型シリコン
基板10の表面の一部に砒素（As）を５×1019原子/cm3ド
ーピングしてn+層11を形成したのち該ｐ型シリコン基板
10の表面を熱酸化して約1.5μｍの厚さの二酸化シリコ
ン膜12を形成した。そして通常の微細加工技術により第
２図り（ａ）に示すように溝13を形成した。
次に選択エピタキシャル成長を用いて溝13をｎ型エピタ
キシャルシリコン膜14で埋め、さらに二酸化シリコン膜
12の表面より５μｍ程度上まで成長した（第２図
（ｂ））。選択エピタキシャル成長では成長温度900
℃，圧力50Torr,供給ガスとしてジクロルシラン（SiH2C
l2），塩酸（HCl），水素（H2），ホスフィン（PH3）の
混合ガスを用いた。
キシャルシリコン膜14で埋め、さらに二酸化シリコン膜
12の表面より５μｍ程度上まで成長した（第２図
（ｂ））。選択エピタキシャル成長では成長温度900
℃，圧力50Torr,供給ガスとしてジクロルシラン（SiH2C
l2），塩酸（HCl），水素（H2），ホスフィン（PH3）の
混合ガスを用いた。
次に、シリコンと二酸化シリコンの研磨速度の差により
シリコンのみを研磨する選択ポリシングにより、溝13の
みにｎ型エピタキシャル膜14を埋込んだ。選択ポリシン
グでは、研摩液としてアミン水溶液を用い、100g/cm2の
圧力を加えた。次に該ｎ型エピタキシャルシリコン膜14
の一部にリン（Ｐ）を高濃度にドーピングしてn+層15を
形成し、さらにｎ型シリコン膜14の他の一部に硼素を高
濃度にドーピングしてp+領域16を形成した（第２図
（ｃ））。
シリコンのみを研磨する選択ポリシングにより、溝13の
みにｎ型エピタキシャル膜14を埋込んだ。選択ポリシン
グでは、研摩液としてアミン水溶液を用い、100g/cm2の
圧力を加えた。次に該ｎ型エピタキシャルシリコン膜14
の一部にリン（Ｐ）を高濃度にドーピングしてn+層15を
形成し、さらにｎ型シリコン膜14の他の一部に硼素を高
濃度にドーピングしてp+領域16を形成した（第２図
（ｃ））。
次にｎ型のシリコン膜領域に硼素をイオン注入してバイ
ポーラトランジスタのベースに相当するｐ領域17を形成
した（第２図ｄ）。
ポーラトランジスタのベースに相当するｐ領域17を形成
した（第２図ｄ）。
次にp+領域16およびｐ領域17の表面の各一部をLOCOS法
により酸化して二酸化シリコン膜18を形成した（第２図
ｅ）。
により酸化して二酸化シリコン膜18を形成した（第２図
ｅ）。
最後にイオン注入により硼素を５×1019原子/cm3程度ド
ーピングしてn+領域19を形成することにより、第１図お
よびび第２図（ｆ）に示すような本実施例の構造を得
た。
ーピングしてn+領域19を形成することにより、第１図お
よびび第２図（ｆ）に示すような本実施例の構造を得
た。
次に、バイポーラデバイスの高速動作性能を表す遮断周
波数とベース抵抗を第１図に示すような本実施例の半導
体素子および第５図に示すような従来の半導体素子と比
較した。その結果、本発明は従来技術に比べて、遮断周
波数で約２倍に増加し、ベース抵抗では約50％に減少し
た。この遮断周波数の増加は、本発明の構造により、第
１図に示すようにｐ領域７とｎ領域３とのpn接合が従来
構造に比べて小さくなり、この部分の寄生容量が減少し
たためであると考えられる。また、ベース抵抗の減少は
第１図に示すようにp+領域５をその下部の二酸化シリコ
ン膜を拡散の障壁とすることにより非常に高濃度にドー
ピングできたためであると考える。
波数とベース抵抗を第１図に示すような本実施例の半導
体素子および第５図に示すような従来の半導体素子と比
較した。その結果、本発明は従来技術に比べて、遮断周
波数で約２倍に増加し、ベース抵抗では約50％に減少し
た。この遮断周波数の増加は、本発明の構造により、第
１図に示すようにｐ領域７とｎ領域３とのpn接合が従来
構造に比べて小さくなり、この部分の寄生容量が減少し
たためであると考えられる。また、ベース抵抗の減少は
第１図に示すようにp+領域５をその下部の二酸化シリコ
ン膜を拡散の障壁とすることにより非常に高濃度にドー
ピングできたためであると考える。
第１の実施例では、第１図に示すようなnpn接合を実現
するためにシリコン基板はｐ型、エピタキシャル膜はｎ
型とした。本第２の実施例ではpnp接合構造の半導体素
子について述べる。
するためにシリコン基板はｐ型、エピタキシャル膜はｎ
型とした。本第２の実施例ではpnp接合構造の半導体素
子について述べる。
第３図は本発明の第２の実施例の構造を示す基板縦断面
図である。本発明の第２実施例は、二酸化シリコン膜2
5,n+領域24,二酸化シリコン膜25が順次積層された構造
からなる側壁およびp+層22からなる底面とで囲まれた溝
の中にp+層22をコレクタ電極とし、かつ底面に垂直な方
向にpnp接合のシリコンバイポーラトランジスタ構造を
有している。
図である。本発明の第２実施例は、二酸化シリコン膜2
5,n+領域24,二酸化シリコン膜25が順次積層された構造
からなる側壁およびp+層22からなる底面とで囲まれた溝
の中にp+層22をコレクタ電極とし、かつ底面に垂直な方
向にpnp接合のシリコンバイポーラトランジスタ構造を
有している。
第４図は、本発明の第２の実施例の製造方法について示
した基板縦断面図である。比抵抗15Ω・cmのｎ型シリコ
ン基板29の表面の一部に硼素（Ｂ）を２×1019元素/cm3
ドーピングしてp+層30を形成したのちｎ型シリコン基板
29を形成したのちｎ型シリコン基板29の表面を熱酸化し
て約1.5μｍの厚さの二酸化シリコン膜31を形成した。
そして通常の微細加工技術より第４図（ａ）に示すよう
に溝32を形成した。
した基板縦断面図である。比抵抗15Ω・cmのｎ型シリコ
ン基板29の表面の一部に硼素（Ｂ）を２×1019元素/cm3
ドーピングしてp+層30を形成したのちｎ型シリコン基板
29を形成したのちｎ型シリコン基板29の表面を熱酸化し
て約1.5μｍの厚さの二酸化シリコン膜31を形成した。
そして通常の微細加工技術より第４図（ａ）に示すよう
に溝32を形成した。
次に選択エピタキシャル成長を用いて溝32をｐ型エピタ
キシャルシリコン膜33で埋め、さらに二酸化シリコン膜
31の表面より５μｍ程度上まで成長した（第４図ｂ）。
選択エピタキシャル成長では、成長温度900℃，圧力50T
orr,供給ガスとしてジクロルシラン（SiH2Cl2），塩酸
（HCl），水素（H2），ジボラン（B2H6）の混合ガスを
用いた。
キシャルシリコン膜33で埋め、さらに二酸化シリコン膜
31の表面より５μｍ程度上まで成長した（第４図ｂ）。
選択エピタキシャル成長では、成長温度900℃，圧力50T
orr,供給ガスとしてジクロルシラン（SiH2Cl2），塩酸
（HCl），水素（H2），ジボラン（B2H6）の混合ガスを
用いた。
次に、選択ポリシングにより溝32のみにｐ型エピタキシ
ャルシリコン膜33を埋込んだ。次に該ｐ型エピタキシャ
ルシリコン膜33の一部に硼素（Ｂ）を高濃度にドーピン
グしてp+領域34を形成し、さらにｐ型エピタキシャルシ
リコン膜33にリン（Ｐ）をドーピングしてバイポーラ・
トランジスタのベースに相当するｎ領域35を形成した
（第４図（ｃ））。
ャルシリコン膜33を埋込んだ。次に該ｐ型エピタキシャ
ルシリコン膜33の一部に硼素（Ｂ）を高濃度にドーピン
グしてp+領域34を形成し、さらにｐ型エピタキシャルシ
リコン膜33にリン（Ｐ）をドーピングしてバイポーラ・
トランジスタのベースに相当するｎ領域35を形成した
（第４図（ｃ））。
次にｎ領域32の一部にリン（Ｐ）を高濃度にドーピング
してn+領域36を形成した（第４図ｄ）。
してn+領域36を形成した（第４図ｄ）。
次にｎ領域35およびn+領域36の表面の各一部をLOCOS法
により酸化して二酸化シリコン膜37を形成した（第４図
ｅ）。
により酸化して二酸化シリコン膜37を形成した（第４図
ｅ）。
最後にイオン注入により２×1019原子/cm3程度ドーピン
グしてp+領域38を形成することにより、第３図および第
４図（ｆ）に示すような本実施例の構造を得た。
グしてp+領域38を形成することにより、第３図および第
４図（ｆ）に示すような本実施例の構造を得た。
次に、バイポーラデバイスの高速動作性能を表す遮断周
波数とベース抵抗を第３図に示すような本発明の半導体
素子および第５図におけるｐとｎが反転したpnp構造の
従来の半導体素子と比較した。その結果、本実施例は従
来技術に比べて、遮断周波数で約1.8倍に増加し、ベー
ス抵抗では40％に減少した。
波数とベース抵抗を第３図に示すような本発明の半導体
素子および第５図におけるｐとｎが反転したpnp構造の
従来の半導体素子と比較した。その結果、本実施例は従
来技術に比べて、遮断周波数で約1.8倍に増加し、ベー
ス抵抗では40％に減少した。
以上説明したように本発明は、従来技術より寄生容量が
小さく、かつベース抵抗を低くすることが可能なため
に、従来技術より半導体素子を高速化できる効果があ
る。
小さく、かつベース抵抗を低くすることが可能なため
に、従来技術より半導体素子を高速化できる効果があ
る。
第１図は本発明の第１の実施例の構造を示す基板縦断面
図、第２図（ａ）〜（ｆ）は本発明の第１の実施例にお
ける製造工程を示す基板縦断面図、第３図は本発明の第
２の実施例の構造を示す基板縦断面図、第４図（ａ）〜
（ｆ）は本発明の第２の実施例における製造工程を示す
基板縦断面図、第５図は、従来の半導体素子の構造を示
す基板縦断面図である。 1,10,39……ｐ型シリコン基板、20,29……ｎ型シリコン
基板、2,9,11,15,40,44……n+層、22,28,30,34……p
+層、13,32……溝、14……ｎ型エピタキシャルシリコン
膜、33……ｐ型エピタキシャルシリコン膜、5,16,27,38
……p+領域、7,17,21,42……ｐ領域、8,19,24,36,43…
…n+領域、3,26,35,41……ｎ領域、4,6,12,18,23,25…
…二酸化シリコン膜。
図、第２図（ａ）〜（ｆ）は本発明の第１の実施例にお
ける製造工程を示す基板縦断面図、第３図は本発明の第
２の実施例の構造を示す基板縦断面図、第４図（ａ）〜
（ｆ）は本発明の第２の実施例における製造工程を示す
基板縦断面図、第５図は、従来の半導体素子の構造を示
す基板縦断面図である。 1,10,39……ｐ型シリコン基板、20,29……ｎ型シリコン
基板、2,9,11,15,40,44……n+層、22,28,30,34……p
+層、13,32……溝、14……ｎ型エピタキシャルシリコン
膜、33……ｐ型エピタキシャルシリコン膜、5,16,27,38
……p+領域、7,17,21,42……ｐ領域、8,19,24,36,43…
…n+領域、3,26,35,41……ｎ領域、4,6,12,18,23,25…
…二酸化シリコン膜。
Claims (1)
- 【請求項１】単結晶シリコン基板表面の低抵抗単結晶シ
リコン層上の大きさが２段となった逆凸形状の段差を有
する絶縁膜の開口部内において、該絶縁膜の大きい開口
部領域内で絶縁膜上に一導電型低抵抗単結晶シリコン膜
を配し、該絶縁膜の小さな開口部領域上に他の導電型単
結晶シリコン膜、前記一導電型単結晶シリコン膜、前記
他の導電型単結晶シリコン膜が上下方向に順次積層され
た構造を有し、該一導電型低抵抗単結晶シリコン膜と該
一導電型単結晶シリコン膜の一部が横方向で接している
ことを特徴とする半導体素子
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63256144A JPH06101472B2 (ja) | 1988-10-11 | 1988-10-11 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63256144A JPH06101472B2 (ja) | 1988-10-11 | 1988-10-11 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02102540A JPH02102540A (ja) | 1990-04-16 |
| JPH06101472B2 true JPH06101472B2 (ja) | 1994-12-12 |
Family
ID=17288513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63256144A Expired - Fee Related JPH06101472B2 (ja) | 1988-10-11 | 1988-10-11 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101472B2 (ja) |
-
1988
- 1988-10-11 JP JP63256144A patent/JPH06101472B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02102540A (ja) | 1990-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |