JPH0590590A - 薄膜トランジスタ電極配線の製造方法 - Google Patents
薄膜トランジスタ電極配線の製造方法Info
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- JPH0590590A JPH0590590A JP25121391A JP25121391A JPH0590590A JP H0590590 A JPH0590590 A JP H0590590A JP 25121391 A JP25121391 A JP 25121391A JP 25121391 A JP25121391 A JP 25121391A JP H0590590 A JPH0590590 A JP H0590590A
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- Japan
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- electrode wiring
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- film transistor
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Abstract
(57)【要約】 （修正有）
【目的】薄膜トランジスタ電極配線の製造方法における
金属薄膜をパターンエッチングしてゲート電極配線を形
成する工程において、エッチングによる残留物を除去す
ることにより、薄膜トランジスタの劣化の原因となるゲ
ート配線間のリーク電流を防止することを目的とする。 【構成】ゲート電極配線層をエッチングした後、レジス
トを残したまま絶縁性基板及びレジスト表面にシリコン
酸化膜を形成してエッチング残留物を酸化することによ
りエッチング残留物の高抵抗化を図る。または、絶縁基
板上にシリコン酸化膜を形成した後、ゲート電極配線膜
をエッチングする際、絶縁性基板近くまでシリコン酸化
膜をエッチングしてエッチング残留物を除去する。
金属薄膜をパターンエッチングしてゲート電極配線を形
成する工程において、エッチングによる残留物を除去す
ることにより、薄膜トランジスタの劣化の原因となるゲ
ート配線間のリーク電流を防止することを目的とする。 【構成】ゲート電極配線層をエッチングした後、レジス
トを残したまま絶縁性基板及びレジスト表面にシリコン
酸化膜を形成してエッチング残留物を酸化することによ
りエッチング残留物の高抵抗化を図る。または、絶縁基
板上にシリコン酸化膜を形成した後、ゲート電極配線膜
をエッチングする際、絶縁性基板近くまでシリコン酸化
膜をエッチングしてエッチング残留物を除去する。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置等の表示セ
ルの駆動に用いる薄膜トランジスタに関する。薄膜トラ
ンンジスタを使用した液晶表示等のアクティブ型表示装
置は、薄膜トランジスタがスイッチング素子として働く
ため、各画素の電圧を正確に制御することができ、大容
量、階調表示に適した表示装置である。そこで昨今で
は、ＯＡ端末機器の表示装置を目指して盛んに開発が行
われている。
ルの駆動に用いる薄膜トランジスタに関する。薄膜トラ
ンンジスタを使用した液晶表示等のアクティブ型表示装
置は、薄膜トランジスタがスイッチング素子として働く
ため、各画素の電圧を正確に制御することができ、大容
量、階調表示に適した表示装置である。そこで昨今で
は、ＯＡ端末機器の表示装置を目指して盛んに開発が行
われている。
【０００２】
【従来の技術】図３は薄膜トランジスタの従来の構成図
である。図３(a) において２はゲートバスライン，７は
ドレインバスライン，１１は画素電極を示し，１２の薄
膜トランジスタの部分はその断面図を図３(b) に示す。
である。図３(a) において２はゲートバスライン，７は
ドレインバスライン，１１は画素電極を示し，１２の薄
膜トランジスタの部分はその断面図を図３(b) に示す。
【０００３】図４は従来の薄膜トランジスタの製造法を
示している。絶縁性基板１上にシリコン酸化膜２をスパ
ッタ法あるいはプラズマＣＶＤ法により200 Åの厚さで
形成する( 図４（１））。そのシリコン酸化膜上にゲー
ト電極配線材料としてのＴｉを800 Åの厚さで形成し
（図４（２））, 次いでレジストのパターンニングの後
塩素系あるいはフッ素系ガスを用いたＲＩＥ法によりゲ
ート電極配線を形成する。
示している。絶縁性基板１上にシリコン酸化膜２をスパ
ッタ法あるいはプラズマＣＶＤ法により200 Åの厚さで
形成する( 図４（１））。そのシリコン酸化膜上にゲー
ト電極配線材料としてのＴｉを800 Åの厚さで形成し
（図４（２））, 次いでレジストのパターンニングの後
塩素系あるいはフッ素系ガスを用いたＲＩＥ法によりゲ
ート電極配線を形成する。
【０００４】従来よりゲート電極材料としては、Ｍｏ、
Ｔａ、Ｃｒ、Ａｌ、Ｃｕが用いられているが、ウエット
法あるいはドライ法でパターン形成する際、電極配線材
料と絶縁性材料の界面において双方の材料が混じり合っ
て形成された変質層からなるエッチング残留物の発生が
避けられない（図４（３））。プラズマＣＶＤ法によ
り、シリコン窒化膜等でゲート絶縁膜を4000Åの厚さ
で、アモルファスシリコンで動作半導体層を100 Åの厚
さで、シリコン窒化膜等で保護膜を3000Åの厚さで形成
する。さらに、ドレイン・ソース電極のオーミック・コ
ンタクト層をＰ型アモルファスシリコンで 500Åの厚さ
で形成する( 図４（４））。最後に、ドレイン・ソース
電極Ｔｉ／Ａｌをそれぞれ 500Å、2000Åの厚さで形成
することにより薄膜トランジスタを作製する。
Ｔａ、Ｃｒ、Ａｌ、Ｃｕが用いられているが、ウエット
法あるいはドライ法でパターン形成する際、電極配線材
料と絶縁性材料の界面において双方の材料が混じり合っ
て形成された変質層からなるエッチング残留物の発生が
避けられない（図４（３））。プラズマＣＶＤ法によ
り、シリコン窒化膜等でゲート絶縁膜を4000Åの厚さ
で、アモルファスシリコンで動作半導体層を100 Åの厚
さで、シリコン窒化膜等で保護膜を3000Åの厚さで形成
する。さらに、ドレイン・ソース電極のオーミック・コ
ンタクト層をＰ型アモルファスシリコンで 500Åの厚さ
で形成する( 図４（４））。最後に、ドレイン・ソース
電極Ｔｉ／Ａｌをそれぞれ 500Å、2000Åの厚さで形成
することにより薄膜トランジスタを作製する。
【０００５】
【発明が解決しようとする課題】このため、ゲート電極
配線２と他のゲート電極配線との間ではこの残留物によ
るリーク電流が増大し、ＴＦＴ特性が劣化するという問
題がある。即ち、これは表示欠陥につながる。また、高
精細化に伴い配線間がより狭くなるため、この残留物に
よるリーク電流も増大し、ＴＦＴ特性が劣化することが
益々重要な問題となってくるものと考えられる。本発明
は、エッチング残留物１０を酸化又は除去することによ
り、ゲート電極配線間の高抵抗化を実現することを目的
とする。
配線２と他のゲート電極配線との間ではこの残留物によ
るリーク電流が増大し、ＴＦＴ特性が劣化するという問
題がある。即ち、これは表示欠陥につながる。また、高
精細化に伴い配線間がより狭くなるため、この残留物に
よるリーク電流も増大し、ＴＦＴ特性が劣化することが
益々重要な問題となってくるものと考えられる。本発明
は、エッチング残留物１０を酸化又は除去することによ
り、ゲート電極配線間の高抵抗化を実現することを目的
とする。
【０００６】
【課題を解決するための手段】第１の方法によれば、絶
縁性基板１上にゲート配線電極層２を形成した後、ゲー
ト配線電極層２をエッチングし、次いでレジストを残し
た状態で絶縁性基板１及びレジスト９の表面にシリコン
酸化膜８を形成することによってエッチング残留物１０
を酸化することとした。
縁性基板１上にゲート配線電極層２を形成した後、ゲー
ト配線電極層２をエッチングし、次いでレジストを残し
た状態で絶縁性基板１及びレジスト９の表面にシリコン
酸化膜８を形成することによってエッチング残留物１０
を酸化することとした。
【０００７】本発明による第２の解決方法は、絶縁性基
板１上に絶縁膜８及びゲート配線電極層２を形成した
後、ゲート電極配線層２をエッチング除去する際に、そ
の絶縁膜８を含め絶縁性基板１表面近くまでエッチング
を行うと同時にエッチング残留物１０を除去することと
した。
板１上に絶縁膜８及びゲート配線電極層２を形成した
後、ゲート電極配線層２をエッチング除去する際に、そ
の絶縁膜８を含め絶縁性基板１表面近くまでエッチング
を行うと同時にエッチング残留物１０を除去することと
した。
【０００８】
【作用】第１の方法では残留物１０はシリコン酸化物８
の形成と同時にエッチング残留物は酸化され、第２の方
法ではエッチング残留物１０はゲート配線電極２のパタ
ーニングと同時に行われる絶縁膜のエッチングによって
除去され、いずれの方法によってもゲート電極間の高抵
抗化が実現できる。
の形成と同時にエッチング残留物は酸化され、第２の方
法ではエッチング残留物１０はゲート配線電極２のパタ
ーニングと同時に行われる絶縁膜のエッチングによって
除去され、いずれの方法によってもゲート電極間の高抵
抗化が実現できる。
【０００９】
【実施例】第１図は本発明の第１実施例を示している。 〔１〕絶縁性基板１上にＴｉからなるゲート電極配線２
を８００Åの厚さで形成した後、その上にレジスト９を
塗布し、パターニングを行う。同時に、エッチング残留
物１０が絶縁性基板１上に発生する。この際、ゲート電
極配線８パターン上にはレジスト９を残しておく（第１
図（ａ）参照）。
を８００Åの厚さで形成した後、その上にレジスト９を
塗布し、パターニングを行う。同時に、エッチング残留
物１０が絶縁性基板１上に発生する。この際、ゲート電
極配線８パターン上にはレジスト９を残しておく（第１
図（ａ）参照）。
【００１０】〔２〕スパッタ法あるいはプラズマＣＶＤ
法により、酸化膜としてシリコン酸化膜８を１００Å以
下の厚さで絶縁性基板前面及びレジスト表面に形成する
（第１図（ｂ））参照。この酸化膜形成により、エッチ
ング残留物は酸化され高抵抗化される。
法により、酸化膜としてシリコン酸化膜８を１００Å以
下の厚さで絶縁性基板前面及びレジスト表面に形成する
（第１図（ｂ））参照。この酸化膜形成により、エッチ
ング残留物は酸化され高抵抗化される。
【００１１】〔３〕剥離液等によりレジスト除去する
（第１図（ｃ）参照）。 〔４〕プラズマＣＶＤ法により、シリコン窒化膜等から
なるゲート絶縁膜２を４０００Åの厚さで形成し、次い
でアモルファスシリコンからなる動作半導体層４を１０
０Åの厚さで形成した後、シリコン窒化膜５等で保護膜
を３０００Åの厚さで形成する（第１図（ｄ）参照）。
（第１図（ｃ）参照）。 〔４〕プラズマＣＶＤ法により、シリコン窒化膜等から
なるゲート絶縁膜２を４０００Åの厚さで形成し、次い
でアモルファスシリコンからなる動作半導体層４を１０
０Åの厚さで形成した後、シリコン窒化膜５等で保護膜
を３０００Åの厚さで形成する（第１図（ｄ）参照）。
【００１２】〔５〕さらに、ドレイン・ソース電極７の
オーミック・コンタクト層６をｎ型アモルファスシリコ
ンで５００Åの厚さで形成し、最後にドレイン・ソース
電極７をＴｉ／Ａｌでそれぞれ５００Å、２０００Åの
厚さに形成することにより、薄膜トランジスタ１２を作
製する（第１図（ｅ）参照）。
オーミック・コンタクト層６をｎ型アモルファスシリコ
ンで５００Åの厚さで形成し、最後にドレイン・ソース
電極７をＴｉ／Ａｌでそれぞれ５００Å、２０００Åの
厚さに形成することにより、薄膜トランジスタ１２を作
製する（第１図（ｅ）参照）。
【００１３】このように、シリコン酸化膜を用いた本実
施例では、ゲート電極材料残留物の酸化によって、ゲー
ト配線間抵抗が増大するため、リーク電流の３桁程度の
低下が見られた。
施例では、ゲート電極材料残留物の酸化によって、ゲー
ト配線間抵抗が増大するため、リーク電流の３桁程度の
低下が見られた。
【００１４】また、ゲート電極配線上にシリコン酸化膜
が形成されないので、ゲート配線端末を取り出す際、ド
ライ法によるエッチングが簡単にできるというメリット
がある。
が形成されないので、ゲート配線端末を取り出す際、ド
ライ法によるエッチングが簡単にできるというメリット
がある。
【００１５】以上の如く本実施例では、シリコン酸化膜
の適用により、ゲート配線間のリーク電流が低減するた
め、ＴＦＴ動作の信頼性を向上させることができる。な
お、本発明は上記の実施例に限定されるものではなく、
例えば酸化膜材料及び膜の厚さは種々選択できる。
の適用により、ゲート配線間のリーク電流が低減するた
め、ＴＦＴ動作の信頼性を向上させることができる。な
お、本発明は上記の実施例に限定されるものではなく、
例えば酸化膜材料及び膜の厚さは種々選択できる。
【００１６】第２図は本発明の第２実施例による構成説
明図で、本実施例の薄膜トランジスタを示している。第
１図と同一部分は同一符号で示している。 〔１〕絶縁性基板１上にシリコン酸化膜８をスパッタ法
あるいはプラズマＣＶＤ法により２００Åの厚さで形成
する（第２図（ａ）参照）。
明図で、本実施例の薄膜トランジスタを示している。第
１図と同一部分は同一符号で示している。 〔１〕絶縁性基板１上にシリコン酸化膜８をスパッタ法
あるいはプラズマＣＶＤ法により２００Åの厚さで形成
する（第２図（ａ）参照）。
【００１７】〔２〕そのシリコン酸化膜上にゲート電極
配線材料としてのＴｉを８００Åの厚さで形成し、ゲー
ト電極配線パターンで塩素系あるいはフッ素系ガスを用
いたＲＩＥ法により、シリコン酸化膜内部または絶縁性
基板表面付近までエッチング除去する（第２図（ｂ）参
照）。この時、ゲート電極配線のエッチングにより、エ
ッチング残留物がシリコン酸化膜上に発生するが、シリ
コン酸化物の内部までエッチングすることによりエッチ
ング残留物は同時に除去される。
配線材料としてのＴｉを８００Åの厚さで形成し、ゲー
ト電極配線パターンで塩素系あるいはフッ素系ガスを用
いたＲＩＥ法により、シリコン酸化膜内部または絶縁性
基板表面付近までエッチング除去する（第２図（ｂ）参
照）。この時、ゲート電極配線のエッチングにより、エ
ッチング残留物がシリコン酸化膜上に発生するが、シリ
コン酸化物の内部までエッチングすることによりエッチ
ング残留物は同時に除去される。
【００１８】〔３〕剥離液等でレジストを除去する（第
２図（ｃ）参照）。 〔４〕プラズマＣＶＤ法により、シリコン窒化膜等でゲ
ート絶縁膜３を４００Åの厚さで、アモルファスシリコ
ンで動作半導体層４を１００Åの厚さで、シリコン窒化
膜等で保護膜６を３０００Åの厚さで形成する（第２図
（ｄ）参照）。
２図（ｃ）参照）。 〔４〕プラズマＣＶＤ法により、シリコン窒化膜等でゲ
ート絶縁膜３を４００Åの厚さで、アモルファスシリコ
ンで動作半導体層４を１００Åの厚さで、シリコン窒化
膜等で保護膜６を３０００Åの厚さで形成する（第２図
（ｄ）参照）。
【００１９】〔５〕さらに、ドレイン・ソース電極７の
オーミック・コンタクト層６につきＴｉ／Ａｌをそれぞ
れ５００Å、２０００Åの厚さで形成することにより、
薄膜トランジスタ１２を作成する（第２図（ｅ）参
照）。
オーミック・コンタクト層６につきＴｉ／Ａｌをそれぞ
れ５００Å、２０００Åの厚さで形成することにより、
薄膜トランジスタ１２を作成する（第２図（ｅ）参
照）。
【００２０】このように、シリコン酸化膜を用いた本実
施例では、ゲート電極配線材料の残留物の除去によっ
て、ゲート配線間の抵抗が増大するため、リーク電流の
３桁程度の低下がみられた。
施例では、ゲート電極配線材料の残留物の除去によっ
て、ゲート配線間の抵抗が増大するため、リーク電流の
３桁程度の低下がみられた。
【００２１】以上の如く、本実施例ではシリコン酸化膜
の適用により、ゲート配線間のリーク電流が低減するた
め、ＴＦＴ動作の信頼度を向上させることができる。な
お、本発明は上記一実施例によって限定されるものでは
なく、例えば、酸化膜材料、膜の厚さ及びＲＩＥの絶縁
膜エッチング量は種々選択できる。
の適用により、ゲート配線間のリーク電流が低減するた
め、ＴＦＴ動作の信頼度を向上させることができる。な
お、本発明は上記一実施例によって限定されるものでは
なく、例えば、酸化膜材料、膜の厚さ及びＲＩＥの絶縁
膜エッチング量は種々選択できる。
【００２２】
【発明の効果】以上説明したように、本発明によればゲ
ート電極配線間の高抵抗化が実現できるため、ＴＦＴ動
作の信頼度を向上させることができる。
ート電極配線間の高抵抗化が実現できるため、ＴＦＴ動
作の信頼度を向上させることができる。
【図１】本発明による第１の実施例に係る薄膜トランジ
スタの製造方法を示す図である。
スタの製造方法を示す図である。
【図２】本発明による第２の実施例に係る薄膜トランジ
スタの製造方法を示す図である。
スタの製造方法を示す図である。
【図３】従来例による薄膜トランジスタの構成図であ
る。
る。
【図４】従来例によるより薄膜トランジスタの製造方法
である。
である。
１．絶縁性基板 ２．ゲート電極配線 ３．ゲート絶縁膜 ４．動作半導体 ５．保護膜 ６．オーミック・コンタクト層 ７．ソース・ドレイン電極 ８．絶縁膜 ９．レジスト １０．エッチング残留物 １１．画素電極 １２．薄膜トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野村 和正 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 甫立 真理 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (2)
- 【請求項１】 絶縁性基板（１）上に、ゲート電極配線
（２）、ゲート絶縁膜（３）、動作半導体層（４）、保
護層（５）、オーミック・コンタクト層（６）、ソース
・ドレイン電極配線（７）がその順に積層されてなる薄
膜トランジスタにおいて、前記ゲート電極配線（２）間
の絶縁性基板（１）上に絶縁膜（８）を形成する工程を
含むことを特徴とする薄膜トランジスタ（１２）の製造
方法。 - 【請求項２】 絶縁性基板上（１）に、ゲート電極配線
（２）、ゲート絶縁膜（３）、動作半導体層（４）、保
護層（５）、オーミック・コンタクト層（６）、ソース
・ドレイン電極配線（７）がその順に積層されてなる薄
膜トランジスタ（１２）において、前記絶縁性基板
（１）上に絶縁膜（８）を形成し、ゲート電極配線
（２）のエッチングの際、その絶縁膜（８）を含め絶縁
性基板表面近くまでエッチング除去を行う工程を含むこ
とを特徴とする薄膜トランジスタ（１２）の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25121391A JPH0590590A (ja) | 1991-09-30 | 1991-09-30 | 薄膜トランジスタ電極配線の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25121391A JPH0590590A (ja) | 1991-09-30 | 1991-09-30 | 薄膜トランジスタ電極配線の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590590A true JPH0590590A (ja) | 1993-04-09 |
Family
ID=17219386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25121391A Pending JPH0590590A (ja) | 1991-09-30 | 1991-09-30 | 薄膜トランジスタ電極配線の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590590A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100375435B1 (ko) * | 1998-03-31 | 2003-07-22 | 미쓰비시덴키 가부시키가이샤 | 박막트랜지스터의제조방법및이것을이용한액정표시장치 |
-
1991
- 1991-09-30 JP JP25121391A patent/JPH0590590A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100375435B1 (ko) * | 1998-03-31 | 2003-07-22 | 미쓰비시덴키 가부시키가이샤 | 박막트랜지스터의제조방법및이것을이용한액정표시장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991221 |