JPH0588850A - 加算器 - Google Patents
加算器Info
- Publication number
- JPH0588850A JPH0588850A JP24868791A JP24868791A JPH0588850A JP H0588850 A JPH0588850 A JP H0588850A JP 24868791 A JP24868791 A JP 24868791A JP 24868791 A JP24868791 A JP 24868791A JP H0588850 A JPH0588850 A JP H0588850A
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- level
- carry
- output signal
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 演算部の低周波数帯における誤動作を排除
し、且つ構成素子数を低減した加算器を提供する。 【構成】 本発明は、演算部に入力される被加算入力信
号Ｘ1 、Ｙ1 および桁上り入力信号Ｃi1に対応して、加
算処理により加算結果出力信号Ｓ1 および桁上り出力信
号Ｃo1を出力する加算器において、ゲートに被加算入力
信号Ｘ1 、Ｙ1 または桁上り入力信号Ｃi1が入力されて
直列接続された複数のＰチャネルＭＯＳトランジスタ１
０、１１および１２、ＮチャネルＭＯＳトランジスタ１
および２、ＮチャネルＭＯＳトランジスタ３および４、
ＮチャネルＭＯＳトランジスタ５および６、Ｎチャネル
ＭＯＳトランジスタ７、８および９等により、それぞれ
形成されて低電位側が接地電位に接続される複数の演算
ラインと、ソースに所定の電源が接続され、ゲートに接
地電位または中間電位が接続されて常時オン状態に設定
されるとともに、ドレインが少なくとも１ライン以上の
前記演算ラインに接続される複数のＰチャネルＭＯＳト
ランジスタと、を前記演算部に備えている。
し、且つ構成素子数を低減した加算器を提供する。 【構成】 本発明は、演算部に入力される被加算入力信
号Ｘ1 、Ｙ1 および桁上り入力信号Ｃi1に対応して、加
算処理により加算結果出力信号Ｓ1 および桁上り出力信
号Ｃo1を出力する加算器において、ゲートに被加算入力
信号Ｘ1 、Ｙ1 または桁上り入力信号Ｃi1が入力されて
直列接続された複数のＰチャネルＭＯＳトランジスタ１
０、１１および１２、ＮチャネルＭＯＳトランジスタ１
および２、ＮチャネルＭＯＳトランジスタ３および４、
ＮチャネルＭＯＳトランジスタ５および６、Ｎチャネル
ＭＯＳトランジスタ７、８および９等により、それぞれ
形成されて低電位側が接地電位に接続される複数の演算
ラインと、ソースに所定の電源が接続され、ゲートに接
地電位または中間電位が接続されて常時オン状態に設定
されるとともに、ドレインが少なくとも１ライン以上の
前記演算ラインに接続される複数のＰチャネルＭＯＳト
ランジスタと、を前記演算部に備えている。
Description
【０００１】
【産業上の利用分野】本発明は加算器に関する。
【０００２】
【従来の技術】従来の加算器の一例が図３に示される。
図３において、クロック信号ＣＬＫが“Ｈ”レベルの時
には充電期間となり、節点ＣおよびＤは“Ｈ”レベル、
節点Ｅは“Ｌ”レベルに固定されて、被加算入力信号Ｘ
2 、Ｙ2 および桁上り入力信号Ｃi2には無関係に、加算
結果出力信号Ｓ2 および桁下り出力信号Ｃo2は“Ｈ”レ
ベルとなる。また、クロック信号ＣＬＫが“Ｌ”レベル
の時には、被加算入力信号Ｘ2 およびＹ2 が“Ｌ”レベ
ルの時においてのみ、節点Ｄのレベルが“Ｌ”レベルと
なり、ＮチャネルＭＯＳトランジスタ４１がオン状態と
なって、桁上り出力信号Ｃo2が“Ｌ”レベルに転移され
る。この際、節点Ｃにおいては、充電電位が保持されて
いるため“Ｈ”レベルの状態にあり、ＮチャネルＭＯＳ
トランジスタ４０はオフの状態となっている。なお、加
算結果出力信号Ｓ2 としては、節点Ｃが“Ｈ”レベルの
状態にあるため、ＮチャネルＭＯＳトランジスタ４６お
よびＰチャネルＭＯＳトランジスタ４７が共にオンの状
態にあり、このために桁上り入力信号Ｃi2の値がそのま
ま加算結果出力信号Ｓ2 として出力される。
図３において、クロック信号ＣＬＫが“Ｈ”レベルの時
には充電期間となり、節点ＣおよびＤは“Ｈ”レベル、
節点Ｅは“Ｌ”レベルに固定されて、被加算入力信号Ｘ
2 、Ｙ2 および桁上り入力信号Ｃi2には無関係に、加算
結果出力信号Ｓ2 および桁下り出力信号Ｃo2は“Ｈ”レ
ベルとなる。また、クロック信号ＣＬＫが“Ｌ”レベル
の時には、被加算入力信号Ｘ2 およびＹ2 が“Ｌ”レベ
ルの時においてのみ、節点Ｄのレベルが“Ｌ”レベルと
なり、ＮチャネルＭＯＳトランジスタ４１がオン状態と
なって、桁上り出力信号Ｃo2が“Ｌ”レベルに転移され
る。この際、節点Ｃにおいては、充電電位が保持されて
いるため“Ｈ”レベルの状態にあり、ＮチャネルＭＯＳ
トランジスタ４０はオフの状態となっている。なお、加
算結果出力信号Ｓ2 としては、節点Ｃが“Ｈ”レベルの
状態にあるため、ＮチャネルＭＯＳトランジスタ４６お
よびＰチャネルＭＯＳトランジスタ４７が共にオンの状
態にあり、このために桁上り入力信号Ｃi2の値がそのま
ま加算結果出力信号Ｓ2 として出力される。
【０００３】また、被加算入力信号Ｘ2 およびＹ2 が、
それぞれ異なったレベルの場合においてのみ、節点Ｃの
レベルが“Ｌ”レベルとなり、ＮチャネルＭＯＳトラン
ジスタ４０および４５と、ＰチャネルＭＯＳトランジス
タ４４がオン状態となる。この時、桁上り出力信号Ｃo2
としては、桁上り入力信号Ｃi2の値がそのまま出力さ
れ、加算結果出力信号Ｓ2 としては、桁上り入力信号Ｃ
i2の反転された論理値が出力される。
それぞれ異なったレベルの場合においてのみ、節点Ｃの
レベルが“Ｌ”レベルとなり、ＮチャネルＭＯＳトラン
ジスタ４０および４５と、ＰチャネルＭＯＳトランジス
タ４４がオン状態となる。この時、桁上り出力信号Ｃo2
としては、桁上り入力信号Ｃi2の値がそのまま出力さ
れ、加算結果出力信号Ｓ2 としては、桁上り入力信号Ｃ
i2の反転された論理値が出力される。
【０００４】被加算入力信号Ｘ2 およびＹ2 が共に
“Ｈ”レベルの場合には、節点Ｃのレベルは“Ｈ”レベ
ルとなり、ＮチャネルＭＯＳトランジスタ４０および４
５と、ＰチャネルＭＯＳトランジスタ４４はオフ状態と
なって、ＮチャネルＭＯＳトランジスタ４６とＰチャネ
ルＭＯＳトランジスタ４７のみがオン状態となる。この
時には、桁上り出力信号Ｃo2としては、クロック信号Ｃ
ＬＫが“Ｈ”レベルの時の充電の電位が保持されている
ために“Ｈ”レベルが出力され、加算結果出力信号Ｓ2
としては、桁上り入力信号Ｃi2の値がそのまま出力され
る。なお、最上位段の桁上り信号Ｃo2には、Ｐチャネル
ＭＯＳトランジスタ５１の充電回路が必要となる。
“Ｈ”レベルの場合には、節点Ｃのレベルは“Ｈ”レベ
ルとなり、ＮチャネルＭＯＳトランジスタ４０および４
５と、ＰチャネルＭＯＳトランジスタ４４はオフ状態と
なって、ＮチャネルＭＯＳトランジスタ４６とＰチャネ
ルＭＯＳトランジスタ４７のみがオン状態となる。この
時には、桁上り出力信号Ｃo2としては、クロック信号Ｃ
ＬＫが“Ｈ”レベルの時の充電の電位が保持されている
ために“Ｈ”レベルが出力され、加算結果出力信号Ｓ2
としては、桁上り入力信号Ｃi2の値がそのまま出力され
る。なお、最上位段の桁上り信号Ｃo2には、Ｐチャネル
ＭＯＳトランジスタ５１の充電回路が必要となる。
【０００５】
【発明が解決しようとする課題】上述した従来の加算器
においては、ダイナミック回路により回路構成が成され
ているため、保持ラインが設けられており、低周波数帯
において生じる保持抜けにより、誤動作を発生するとい
う欠点がある。また、回路構成を完全スタティック回路
により構成する場合には、回路素子数が増大するという
欠点がある。
においては、ダイナミック回路により回路構成が成され
ているため、保持ラインが設けられており、低周波数帯
において生じる保持抜けにより、誤動作を発生するとい
う欠点がある。また、回路構成を完全スタティック回路
により構成する場合には、回路素子数が増大するという
欠点がある。
【０００６】
【課題を解決するための手段】本発明の加算器は、演算
部に入力される被加算入力信号および桁上り入力信号に
対応して、所定の加算処理により加算結果出力信号およ
び桁上り出力信号を出力する加算器において、ゲートに
前記被加算入力信号または前記桁上り入力信号が入力さ
れる直列接続された複数のＰチャネルＭＯＳトランジス
タまたはＮチャネルＭＯＳトランジスタにより形成さ
れ、低電位側が接地電位に接続される複数の演算ライン
と、ソースに所定の電源が接続され、ゲートに接地電位
または中間電位が接続されて常時オン状態に設定される
とともに、ドレインが少なくとも１ライン以上の前記演
算ラインに接続される複数のＰチャネルＭＯＳトランジ
スタと、を前記演算部に備えて構成される。
部に入力される被加算入力信号および桁上り入力信号に
対応して、所定の加算処理により加算結果出力信号およ
び桁上り出力信号を出力する加算器において、ゲートに
前記被加算入力信号または前記桁上り入力信号が入力さ
れる直列接続された複数のＰチャネルＭＯＳトランジス
タまたはＮチャネルＭＯＳトランジスタにより形成さ
れ、低電位側が接地電位に接続される複数の演算ライン
と、ソースに所定の電源が接続され、ゲートに接地電位
または中間電位が接続されて常時オン状態に設定される
とともに、ドレインが少なくとも１ライン以上の前記演
算ラインに接続される複数のＰチャネルＭＯＳトランジ
スタと、を前記演算部に備えて構成される。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例を示す回路図であ
る。図１に示されるように、本実施例は、ＮチャネルＭ
ＯＳトランジスタ１〜９、２０および２１と、Ｐチャネ
ルＭＯＳトランジスタ１０〜１４、１９および２２と、
インバータ１５〜１８とにより構成されており、Ｐチャ
ネルＭＯＳトランジスタ１３とＮチャネルＭＯＳトラン
ジスタ１、２、３、４、５および６によりレシオ回路が
形成され、またＰチャネルＭＯＳトランジスタ１４とＮ
チャネルＭＯＳトランジスタ７、８および９、Ｐチャネ
ルＭＯＳトランジスタ１０、１１および１２とによりレ
シオ回路が形成されるように、それぞれのＭＯＳトラン
ジスタのゲート長およびゲート幅が設計されている。
る。図１に示されるように、本実施例は、ＮチャネルＭ
ＯＳトランジスタ１〜９、２０および２１と、Ｐチャネ
ルＭＯＳトランジスタ１０〜１４、１９および２２と、
インバータ１５〜１８とにより構成されており、Ｐチャ
ネルＭＯＳトランジスタ１３とＮチャネルＭＯＳトラン
ジスタ１、２、３、４、５および６によりレシオ回路が
形成され、またＰチャネルＭＯＳトランジスタ１４とＮ
チャネルＭＯＳトランジスタ７、８および９、Ｐチャネ
ルＭＯＳトランジスタ１０、１１および１２とによりレ
シオ回路が形成されるように、それぞれのＭＯＳトラン
ジスタのゲート長およびゲート幅が設計されている。
【０００９】ＰチャネルＭＯＳトランジスタ１３および
１４のゲートには、接地電位または中間電位が入力され
ていて常時オン状態にあり、従って、常時“Ｈ”レベル
が出力されている。被加算入力信号Ｘ1 、Ｙ1 および桁
上り入力信号Ｃi1の内、２信号以上が“Ｌ”レベルの時
には節点Ａのレベルは“Ｈ”レベルとなり、桁上り出力
信号Ｃo1は“Ｌ”レベルの信号として出力される。ま
た、被加算入力信号Ｘ1 、Ｙ1 および桁上り入力信号Ｃ
i1の内、２信号以上が“Ｈ”レベルの時には、Ｎチャネ
ルＭＯＳトランジスタ１、２、３、４、５および６の
内、縦積み２段のＮチャネルＭＯＳトランジスタが同時
にオンすることにより、節点Ａの電位は、ＰチャネルＭ
ＯＳトランジスタ１３のオン抵抗値と、この時点におい
てオンした前記縦積み２段のＮチャネルＭＯＳトランジ
スタの合成オン抵抗値との抵抗比に分圧された電位レベ
ルとなる。ＮチャネルＭＯＳトランジスタ１、２、３、
４、５および６のオン抵抗値を、ＰチャネルＭＯＳトラ
ンジスタ１３のオン抵抗値に比較して小さい抵抗値に設
定することにより、節点Ａの電位は“Ｌ”レベルに設定
され、桁上り出力信号Ｃo1は“Ｈ”レベルにて出力され
る。
１４のゲートには、接地電位または中間電位が入力され
ていて常時オン状態にあり、従って、常時“Ｈ”レベル
が出力されている。被加算入力信号Ｘ1 、Ｙ1 および桁
上り入力信号Ｃi1の内、２信号以上が“Ｌ”レベルの時
には節点Ａのレベルは“Ｈ”レベルとなり、桁上り出力
信号Ｃo1は“Ｌ”レベルの信号として出力される。ま
た、被加算入力信号Ｘ1 、Ｙ1 および桁上り入力信号Ｃ
i1の内、２信号以上が“Ｈ”レベルの時には、Ｎチャネ
ルＭＯＳトランジスタ１、２、３、４、５および６の
内、縦積み２段のＮチャネルＭＯＳトランジスタが同時
にオンすることにより、節点Ａの電位は、ＰチャネルＭ
ＯＳトランジスタ１３のオン抵抗値と、この時点におい
てオンした前記縦積み２段のＮチャネルＭＯＳトランジ
スタの合成オン抵抗値との抵抗比に分圧された電位レベ
ルとなる。ＮチャネルＭＯＳトランジスタ１、２、３、
４、５および６のオン抵抗値を、ＰチャネルＭＯＳトラ
ンジスタ１３のオン抵抗値に比較して小さい抵抗値に設
定することにより、節点Ａの電位は“Ｌ”レベルに設定
され、桁上り出力信号Ｃo1は“Ｈ”レベルにて出力され
る。
【００１０】ＰチャネルＭＯＳトランジスタ１４が常時
オン状態で、被加算入力信号Ｘ1 、Ｙ1 および桁上り入
力信号Ｃi1の内、１信号が他の２信号と反転の論理値で
ある時に、節点Ｂのレベルは“Ｈ”レベルとなり、加算
結果出力信号Ｓ1 としては、桁上り出力信号Ｃo1の反転
の論理値が出力される。また、被加算入力信号Ｘ1 、Ｙ
1 および桁上り入力信号Ｃi1が３信号とも“Ｈ”レベル
の時には、ＮチャネルＭＯＳトランジスタ７、８および
９が同時にオン状態となり、これらの３信号とも“Ｌ”
レベルの時には、ＰチャネルＭＯＳトランジスタ１０、
１１および１２が同時にオン状態となる。この時の節点
Ｂの電位は、ＰチャネルＭＯＳトランジスタ１４のオン
抵抗値と、この時にオンした縦積み３段のＭＯＳトラン
ジスタの合成オン抵抗値との抵抗比により分圧された電
位レベルとなる。この場合、ＮチャネルＭＯＳトランジ
スタ７、８および９と、ＰチャネルＭＯＳトランジスタ
１０、１１および１２のオン抵抗値を、ＰチャネルＭＯ
Ｓトランジスタ１４のオン抵抗値に比較して小さい抵抗
値に設定することにより、節点Ｂの電位は“Ｌ”レベル
に設定され、加算結果出力信号Ｓ1 は、桁上り出力信号
Ｃo1と同一の論理値として出力される。図２には本実施
例による加算器の真理値表が示される。
オン状態で、被加算入力信号Ｘ1 、Ｙ1 および桁上り入
力信号Ｃi1の内、１信号が他の２信号と反転の論理値で
ある時に、節点Ｂのレベルは“Ｈ”レベルとなり、加算
結果出力信号Ｓ1 としては、桁上り出力信号Ｃo1の反転
の論理値が出力される。また、被加算入力信号Ｘ1 、Ｙ
1 および桁上り入力信号Ｃi1が３信号とも“Ｈ”レベル
の時には、ＮチャネルＭＯＳトランジスタ７、８および
９が同時にオン状態となり、これらの３信号とも“Ｌ”
レベルの時には、ＰチャネルＭＯＳトランジスタ１０、
１１および１２が同時にオン状態となる。この時の節点
Ｂの電位は、ＰチャネルＭＯＳトランジスタ１４のオン
抵抗値と、この時にオンした縦積み３段のＭＯＳトラン
ジスタの合成オン抵抗値との抵抗比により分圧された電
位レベルとなる。この場合、ＮチャネルＭＯＳトランジ
スタ７、８および９と、ＰチャネルＭＯＳトランジスタ
１０、１１および１２のオン抵抗値を、ＰチャネルＭＯ
Ｓトランジスタ１４のオン抵抗値に比較して小さい抵抗
値に設定することにより、節点Ｂの電位は“Ｌ”レベル
に設定され、加算結果出力信号Ｓ1 は、桁上り出力信号
Ｃo1と同一の論理値として出力される。図２には本実施
例による加算器の真理値表が示される。
【００１１】
【発明の効果】以上説明したように、本発明は、演算部
がレシオ回路により構成されるため、低周波数領域にお
ける保持抜けによる誤動作が回避されるという効果があ
り、また、素子数を低減することができるために、レイ
アウト面積を小さくすることができるという効果があ
る。
がレシオ回路により構成されるため、低周波数領域にお
ける保持抜けによる誤動作が回避されるという効果があ
り、また、素子数を低減することができるために、レイ
アウト面積を小さくすることができるという効果があ
る。
【図１】本発明の一実施例を示す回路図である。
【図２】本実施例における真理値表を示す図である。
【図３】従来例を示す回路図である。
１〜９、２０、２１、２６〜３４、４０、４１、４５、
４６ ＮチャネルＭＯＳトランジスタ １０〜１４、１９、２２、３５、３６、３９、４４、４
７、５１ ＰチャネルＭＯＳトランジスタ １５〜１８、２３〜２５、３７、３８、４２、４３、４
８、４９、５２ インバータ ５０ 最上位段充電回路。
４６ ＮチャネルＭＯＳトランジスタ １０〜１４、１９、２２、３５、３６、３９、４４、４
７、５１ ＰチャネルＭＯＳトランジスタ １５〜１８、２３〜２５、３７、３８、４２、４３、４
８、４９、５２ インバータ ５０ 最上位段充電回路。
Claims (1)
- 【請求項１】 演算部に入力される被加算入力信号およ
び桁上り入力信号に対応して、所定の加算処理により加
算結果出力信号および桁上り出力信号を出力する加算器
において、 ゲートに前記被加算入力信号または前記桁上り入力信号
が入力される直列接続された複数のＰチャネルＭＯＳト
ランジスタまたはＮチャネルＭＯＳトランジスタにより
形成され、低電位側が接地電位に接続される複数の演算
ラインと、 ソースに所定の電源が接続され、ゲートに接地電位また
は中間電位が接続されて常時オン状態に設定されるとと
もに、ドレインが少なくとも１ライン以上の前記演算ラ
インに接続される複数のＰチャネルＭＯＳトランジスタ
と、 を前記演算部に備えることを特徴とする加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24868791A JPH0588850A (ja) | 1991-09-27 | 1991-09-27 | 加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24868791A JPH0588850A (ja) | 1991-09-27 | 1991-09-27 | 加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0588850A true JPH0588850A (ja) | 1993-04-09 |
Family
ID=17181845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24868791A Pending JPH0588850A (ja) | 1991-09-27 | 1991-09-27 | 加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0588850A (ja) |
-
1991
- 1991-09-27 JP JP24868791A patent/JPH0588850A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980929 |