JPH0588538B2 - - Google Patents
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- Publication number
- JPH0588538B2 JPH0588538B2 JP60188453A JP18845385A JPH0588538B2 JP H0588538 B2 JPH0588538 B2 JP H0588538B2 JP 60188453 A JP60188453 A JP 60188453A JP 18845385 A JP18845385 A JP 18845385A JP H0588538 B2 JPH0588538 B2 JP H0588538B2
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- conductive film
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- film
- semiconductor
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、MOSデバイスあるいはMOSデバイ
ス上に積層したデバイスのような半導体基板上に
電極や配線等の半導体金属を形成する時に電子に
よるダメージの生じないようにした半導体製造方
法に関する。
ス上に積層したデバイスのような半導体基板上に
電極や配線等の半導体金属を形成する時に電子に
よるダメージの生じないようにした半導体製造方
法に関する。
［従来の技術］
従来、MOS型単体の上にデバイスの電極、配
線等の金属半導体を形成するには、一般にスパツ
タ加工（スパツタリング）により行つていた。
線等の金属半導体を形成するには、一般にスパツ
タ加工（スパツタリング）により行つていた。
［発明が解決しようとする問題点］
しかしながら、この種の従来の半導体製造方法
ではMOSデバイスの基板はアース側に設置され
ていたが、高速製膜のために印加電圧を上げてデ
ポジツトすると、急激なチヤージアツプにより
MOSデバイスの絶縁破壊（静電破壊）が発生し
た。これは、MOSダイオードのＣ−Ｖ特性の異
常、閾値電圧Vthのばらつきとなつて現れる。こ
のため、MOSデバイスの回路が正常に動作しな
くなるという無視ではない問題点があつた。
ではMOSデバイスの基板はアース側に設置され
ていたが、高速製膜のために印加電圧を上げてデ
ポジツトすると、急激なチヤージアツプにより
MOSデバイスの絶縁破壊（静電破壊）が発生し
た。これは、MOSダイオードのＣ−Ｖ特性の異
常、閾値電圧Vthのばらつきとなつて現れる。こ
のため、MOSデバイスの回路が正常に動作しな
くなるという無視ではない問題点があつた。
本発明は、上述の問題点に鑑み、閾値電圧Vth
のばらつきが小さく、Ｃ−Ｖ特性も正常であり、
MOSデバイス等の半導体デバイスの回路も正常
に動作する高速製膜可能な半導体製造方法を提供
することを目的とする。
のばらつきが小さく、Ｃ−Ｖ特性も正常であり、
MOSデバイス等の半導体デバイスの回路も正常
に動作する高速製膜可能な半導体製造方法を提供
することを目的とする。
［問題点を解決するための手段］
本目的を達成するため、本発明は、アース側に
設置した半導体基板に対してスパツタにより導電
膜を形成する半導体製造方法において、初期段階
では絶縁破壊を引き起さない程度の低電力で導電
膜の成膜を行い、導電膜を介して半導体基板をア
ース側とが導通状態となつた時点で、高電力で導
電膜の成膜を行うことを特徴とする。
設置した半導体基板に対してスパツタにより導電
膜を形成する半導体製造方法において、初期段階
では絶縁破壊を引き起さない程度の低電力で導電
膜の成膜を行い、導電膜を介して半導体基板をア
ース側とが導通状態となつた時点で、高電力で導
電膜の成膜を行うことを特徴とする。
［作用］
本発明では、初期の導電膜形成の印加電圧（パ
ワー）を絶縁破壊を引き起さない程度の低パワー
で行い、基板のウエハとアースが形成された導電
膜により導通状態となり、十分にチヤージを逃が
し得る状態となつた時点で、従来通りの高パワー
でスパツタデポジツトを行うようにしたので、製
膜中の半導体デバイスのチヤージを十分に逃がす
ことができて、半導体デバイスの静電破壊が阻止
でき、これにより閾値電圧Vthのばらつきによる
種々の問題点を解消することができる。
ワー）を絶縁破壊を引き起さない程度の低パワー
で行い、基板のウエハとアースが形成された導電
膜により導通状態となり、十分にチヤージを逃が
し得る状態となつた時点で、従来通りの高パワー
でスパツタデポジツトを行うようにしたので、製
膜中の半導体デバイスのチヤージを十分に逃がす
ことができて、半導体デバイスの静電破壊が阻止
でき、これにより閾値電圧Vthのばらつきによる
種々の問題点を解消することができる。
［実施例］
以下、図面を参照して本発明の実施例を詳細に
説明する。
説明する。
第１図は本発明半導体製造方法を実施したスパ
ツタ装置の構成例を示す。本図において、１はア
ース側に設置したMOSデバイスの基板である。
２はこの基板１を所定位置に保持する導電性のホ
ルダであり、アースに接続している。３は基板１
の真下に配設されたターゲツトであり、基板１に
つける電極・配線材料のAlやITO（酸化インジウ
ムと酸化錫の複合酸化物）等の平板部材である。
ターゲツト３はアノード電極４上に載置され、ア
ノード電極４を介して低パワーおよび高パワーの
電界を与えられる。
ツタ装置の構成例を示す。本図において、１はア
ース側に設置したMOSデバイスの基板である。
２はこの基板１を所定位置に保持する導電性のホ
ルダであり、アースに接続している。３は基板１
の真下に配設されたターゲツトであり、基板１に
つける電極・配線材料のAlやITO（酸化インジウ
ムと酸化錫の複合酸化物）等の平板部材である。
ターゲツト３はアノード電極４上に載置され、ア
ノード電極４を介して低パワーおよび高パワーの
電界を与えられる。
また、５はターゲツト３からたたき出された金
属原子の飛翔方向を基板１上の目的位置に向うよ
うに規制するガイドカバーである。６は真空チヤ
ンバであり、上述の構成部材１〜５を内包してい
る。
属原子の飛翔方向を基板１上の目的位置に向うよ
うに規制するガイドカバーである。６は真空チヤ
ンバであり、上述の構成部材１〜５を内包してい
る。
以上の構成において、基板１をホルダ２に設置
した後、真空チヤンバ６内を真空ポンプ（不図
示）により真空状態にし、不活性ガスとして例え
ばアルゴンガスを真空チヤンバ６内に導入する。
した後、真空チヤンバ６内を真空ポンプ（不図
示）により真空状態にし、不活性ガスとして例え
ばアルゴンガスを真空チヤンバ６内に導入する。
次に、0.03Torrの下で、絶縁破壊を引き起さ
ない程度の極めて低いパワー（例えば、0.6w／
cm2以下）で、スパツタデポジツトを行い成膜す
る。このとき、アルゴンイオンによりたたき出さ
れたターゲツト３の原子が基板１の表面に付着
し、薄い導電膜が形成され、これにより閾値電圧
Vthが高くなる。
ない程度の極めて低いパワー（例えば、0.6w／
cm2以下）で、スパツタデポジツトを行い成膜す
る。このとき、アルゴンイオンによりたたき出さ
れたターゲツト３の原子が基板１の表面に付着
し、薄い導電膜が形成され、これにより閾値電圧
Vthが高くなる。
その後、基板１のウエハとアースとが基板１上
に形成された薄い導電膜（例えば、100Åの厚さ）
およびホルダ２を介して導通状態となり、十分に
チヤージを逃がし得る状態になつた時点で、従来
通りの高パワー（例えば、4W／cm2：−700V：
0.01Torr）で、速やかにスパツタデポジツトを
行う。このとき、アルゴンガスから分れた大量の
電子は基板１側に向うが、基板１の表面の導電膜
およびホルダ２を介してアース側に完全に逃げる
ので電子によるダメージは生じない。
に形成された薄い導電膜（例えば、100Åの厚さ）
およびホルダ２を介して導通状態となり、十分に
チヤージを逃がし得る状態になつた時点で、従来
通りの高パワー（例えば、4W／cm2：−700V：
0.01Torr）で、速やかにスパツタデポジツトを
行う。このとき、アルゴンガスから分れた大量の
電子は基板１側に向うが、基板１の表面の導電膜
およびホルダ２を介してアース側に完全に逃げる
ので電子によるダメージは生じない。
このように、印加パワーを２段階に分けて高パ
ワー製膜中のチヤージをアース側に逃がすように
したので、閾値電圧Vthのばらつきが小さく、Ｃ
−Ｖ特性も正常であり、基板１の回路も正常に動
作することが得られる。特に、MOS EFT（MOS
型電界効果トランジスタ）のように、電極材料と
してITOのように比較的抵抗の高いものを使用す
る半導体デバイスほど本発明の効果は高い。
ワー製膜中のチヤージをアース側に逃がすように
したので、閾値電圧Vthのばらつきが小さく、Ｃ
−Ｖ特性も正常であり、基板１の回路も正常に動
作することが得られる。特に、MOS EFT（MOS
型電界効果トランジスタ）のように、電極材料と
してITOのように比較的抵抗の高いものを使用す
る半導体デバイスほど本発明の効果は高い。
第２図は初期形成膜の第１層めの膜厚と歩留り
の関係を示す。破線の曲線と実線の曲線は装置に
よる相違を示している。このように、パワー等の
具体的調整値は装置の構造により異るので、通常
実験値に基づいて設定される。また、低パワーに
よる初期形成膜に必要なシート抵抗は、例えば
ITOの場合では第３図に示すように、ほぼ
1KΩ／□である。なお、基板１としてはMOSに
限定されないのは勿論である。
の関係を示す。破線の曲線と実線の曲線は装置に
よる相違を示している。このように、パワー等の
具体的調整値は装置の構造により異るので、通常
実験値に基づいて設定される。また、低パワーに
よる初期形成膜に必要なシート抵抗は、例えば
ITOの場合では第３図に示すように、ほぼ
1KΩ／□である。なお、基板１としてはMOSに
限定されないのは勿論である。
［発明の効果］
以上説明したように、本発明によれば、最初は
絶縁破壊を引き起さない程度の低パワーで導伝膜
の成膜を行い、この導伝膜を介して基板とアース
側とが導通状態となつた時点で高パワーで成膜を
行うようにしたので、半導体デバイスの絶縁破壊
が発生せず、閾値電圧Vthのばらつきが小さく、
Ｃ−Ｖ特性も正常となり、回路も正常に動作する
という効果が得られ、これにより高パワーによる
高速製膜を高品質で実現することができる。
絶縁破壊を引き起さない程度の低パワーで導伝膜
の成膜を行い、この導伝膜を介して基板とアース
側とが導通状態となつた時点で高パワーで成膜を
行うようにしたので、半導体デバイスの絶縁破壊
が発生せず、閾値電圧Vthのばらつきが小さく、
Ｃ−Ｖ特性も正常となり、回路も正常に動作する
という効果が得られ、これにより高パワーによる
高速製膜を高品質で実現することができる。
第１図は本発明を実施したスパツタ装置の構成
例を示す模式図、第２図は本発明による第１層め
の膜厚と歩留りの関係を示す特性図、第３図は本
発明に係わる電圧とITOのシート抵抗の相関を示
す特性図である。 １……基板、２……ホルダ、３……ターゲツ
ト、４……アノード電極、５……ガイドカバー、
６……真空チヤンバ。
例を示す模式図、第２図は本発明による第１層め
の膜厚と歩留りの関係を示す特性図、第３図は本
発明に係わる電圧とITOのシート抵抗の相関を示
す特性図である。 １……基板、２……ホルダ、３……ターゲツ
ト、４……アノード電極、５……ガイドカバー、
６……真空チヤンバ。
Claims (1)
- 【特許請求の範囲】 １ アース側に設置されると共に、少なくとも表
面の一部が絶縁膜で形成されるMOS構造の半導
体基板に対してスパツタにより導電膜を形成する
半導体製造方法において、 初期段階では前記絶縁膜が絶縁破壊を引き起さ
ない程度の低電力で前記導電膜の成膜を行い、 該導電膜を介して前記半導体基板を前記アース
側とが導通状態となつた時点で、高電力で導電膜
の成膜を行うことを特徴とする半導体製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18845385A JPS6249622A (ja) | 1985-08-29 | 1985-08-29 | 半導体製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18845385A JPS6249622A (ja) | 1985-08-29 | 1985-08-29 | 半導体製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6249622A JPS6249622A (ja) | 1987-03-04 |
| JPH0588538B2 true JPH0588538B2 (ja) | 1993-12-22 |
Family
ID=16223962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18845385A Granted JPS6249622A (ja) | 1985-08-29 | 1985-08-29 | 半導体製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6249622A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5550266A (en) * | 1978-10-09 | 1980-04-11 | Ricoh Co Ltd | Fixing method of color electrocopying |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60193337A (ja) * | 1984-03-14 | 1985-10-01 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-08-29 JP JP18845385A patent/JPS6249622A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60193337A (ja) * | 1984-03-14 | 1985-10-01 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6249622A (ja) | 1987-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| EXPY | Cancellation because of completion of term |