JPS6249622A - 半導体製造方法 - Google Patents
半導体製造方法Info
- Publication number
- JPS6249622A JPS6249622A JP18845385A JP18845385A JPS6249622A JP S6249622 A JPS6249622 A JP S6249622A JP 18845385 A JP18845385 A JP 18845385A JP 18845385 A JP18845385 A JP 18845385A JP S6249622 A JPS6249622 A JP S6249622A
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- JP
- Japan
- Prior art keywords
- substrate
- conductive film
- dielectric breakdown
- holder
- semiconductor
- Prior art date
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、 ＭＯＳデバイスあるいはＭＯＳデバイス上
に積層したデバイスのような半導体基板上に電極や配線
等の半導体金属を形成する時に電子によるダメージの生
じないようにした半導体製造方法に関する。
に積層したデバイスのような半導体基板上に電極や配線
等の半導体金属を形成する時に電子によるダメージの生
じないようにした半導体製造方法に関する。
［従来の技術］
従来、 ＭＯＳ型単体の上にデバイスの電極、配線等の
金属半導体を形成するには、一般にスパッタ加工（スパ
ッタリング）により行っていた。
金属半導体を形成するには、一般にスパッタ加工（スパ
ッタリング）により行っていた。
［発明が解決しようとする問題点］
しかしながら、この種の従来の半導体製造方法ではＭＯ
Ｓデバイスの基板はアース側に設置されていたが、高速
製膜のために印加電圧を上げてデポジットすると、急激
なチャージアップによりＭＯＳデバイスの絶縁破壊（静
電破壊）が発生した。これは、ＭＯＳダイオードのＣ−
ｖ特性の異常、闇値電圧ｖｔｈのばらつきとなって現れ
る。このため、ＭＯＳデバイスの回路が正常に動作しな
くなるという無視できない問題点があった。
Ｓデバイスの基板はアース側に設置されていたが、高速
製膜のために印加電圧を上げてデポジットすると、急激
なチャージアップによりＭＯＳデバイスの絶縁破壊（静
電破壊）が発生した。これは、ＭＯＳダイオードのＣ−
ｖ特性の異常、闇値電圧ｖｔｈのばらつきとなって現れ
る。このため、ＭＯＳデバイスの回路が正常に動作しな
くなるという無視できない問題点があった。
本発明は、上述の問題点に鑑み、閾値電圧ｖｔｈのばら
つきが小さく、Ｃ−Ｖ特性も正常であり、ＭＯＳデバイ
ス等の半導体デバイスの回路も正常に動作する高速製膜
可能な半導体製造方法を提供することを目的とする。
つきが小さく、Ｃ−Ｖ特性も正常であり、ＭＯＳデバイ
ス等の半導体デバイスの回路も正常に動作する高速製膜
可能な半導体製造方法を提供することを目的とする。
［問題点を解決するための手段］
本目的を達成するため、本発明は、アース側に設置した
半導体基板に対してスパッ′りにより導電膜を形成する
半導体製造方法において、初期段階では絶縁破壊を引き
起さない程度の低電力で導電膜の成膜を行い、導電膜を
介して半導体基板をアース側とが導通状態となった時点
で、高電力で導電膜の成膜を行うことを特徴とする。
半導体基板に対してスパッ′りにより導電膜を形成する
半導体製造方法において、初期段階では絶縁破壊を引き
起さない程度の低電力で導電膜の成膜を行い、導電膜を
介して半導体基板をアース側とが導通状態となった時点
で、高電力で導電膜の成膜を行うことを特徴とする。
［作用］
本発明では、初期の導電膜形成の印加電圧（パワー）を
絶縁破壊を引き起さない程度の低パワーで行い、基板の
ウェハとアースが形成された導電膜により導通状態とな
り、十分にチャージを逃がし得る状態となった時点で、
従来通りの高パワーでスパッタデポジットを行うように
したので、製膜中の半導体デバイスのチャージを十分に
逃がすことができて、半導体デバイスの静電破壊が阻＋
ｈでき、これにより閾値電圧ｖｔｈのばらつきによる種
々の問題点を解消することができる。
絶縁破壊を引き起さない程度の低パワーで行い、基板の
ウェハとアースが形成された導電膜により導通状態とな
り、十分にチャージを逃がし得る状態となった時点で、
従来通りの高パワーでスパッタデポジットを行うように
したので、製膜中の半導体デバイスのチャージを十分に
逃がすことができて、半導体デバイスの静電破壊が阻＋
ｈでき、これにより閾値電圧ｖｔｈのばらつきによる種
々の問題点を解消することができる。
［実施例］
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明半導体製造方法を実施したスパッタ装置
の構成例を示す０本図において、ｌはアース側に設置し
たＭＯＳデバイスの基板である。
の構成例を示す０本図において、ｌはアース側に設置し
たＭＯＳデバイスの基板である。
２はこの基板１を所定位置に保持する導電性のホルダで
あり、アースに接続している。３は基板１の真下に配設
されたターゲットであり、基板ｌにつける電極・配線材
料のＡｉやｔＴＯ（酸化インジウムと酸化錫の複合酸化
物）等の平板部材である。ターゲット３はアノード電極
４上に載置され、７ノード電極４を介して低パワーおよ
び高パワーの電界を与えられる。
あり、アースに接続している。３は基板１の真下に配設
されたターゲットであり、基板ｌにつける電極・配線材
料のＡｉやｔＴＯ（酸化インジウムと酸化錫の複合酸化
物）等の平板部材である。ターゲット３はアノード電極
４上に載置され、７ノード電極４を介して低パワーおよ
び高パワーの電界を与えられる。
また、５はターゲット３からたたき出された金属原子の
飛翔方向を基板１上の目的位置に向うように規制するガ
イドカバーである。８は真空チャンバであり、上述の構
ＩＬ％材１〜５を内包している。
飛翔方向を基板１上の目的位置に向うように規制するガ
イドカバーである。８は真空チャンバであり、上述の構
ＩＬ％材１〜５を内包している。
以上の構成において、基板ｌをホルダ２に設置した後、
真空チャンバＢ内を真空ポンプ（不図示）により真空状
態にし、不活性ガスとして例えばアルゴンガスを真空チ
ャンバＧ内に導入する。
真空チャンバＢ内を真空ポンプ（不図示）により真空状
態にし、不活性ガスとして例えばアルゴンガスを真空チ
ャンバＧ内に導入する。
次に、０．０３Ｔｏｒｒの下で、絶縁破壊を引き起さな
い程度の極めて低いパワー（例えば、０．８Ｗ／ｃｍ２
以下）で、スパッタデポジットを行い成膜する。
い程度の極めて低いパワー（例えば、０．８Ｗ／ｃｍ２
以下）で、スパッタデポジットを行い成膜する。
このとき、アルゴンイオンによりたたき出されたターゲ
ット３の原子が基板１の表面に付着し、薄い導電膜が形
成され、これにより閾値電圧ｖｔｈが高くなる。
ット３の原子が基板１の表面に付着し、薄い導電膜が形
成され、これにより閾値電圧ｖｔｈが高くなる。
その後、基板ｌのウェハとアースとが基板１上に形成さ
れた薄い導電膜（例えば、１００人の厚さ）およびホル
ダ２を介して導通状態となり、十分にチャージを逃がし
得る状態になった時点で、従来通りの高パワー（例えば
、４讐／Ｃ■２ニー７００Ｖ：０．０１Ｔｏｒｒ）で、
速やかにスパッタデポジットを行う、このとき、アルゴ
ンガスから分れた大量の電子は基板！側に向うが、基板
１の表面の導電膜およびホルダ２を介してアース側に完
全に逃げるので電子によるダメージは生じない。
れた薄い導電膜（例えば、１００人の厚さ）およびホル
ダ２を介して導通状態となり、十分にチャージを逃がし
得る状態になった時点で、従来通りの高パワー（例えば
、４讐／Ｃ■２ニー７００Ｖ：０．０１Ｔｏｒｒ）で、
速やかにスパッタデポジットを行う、このとき、アルゴ
ンガスから分れた大量の電子は基板！側に向うが、基板
１の表面の導電膜およびホルダ２を介してアース側に完
全に逃げるので電子によるダメージは生じない。
このように、印加パワーを２段階に分けて高パワー製膜
中のチャージをアース側に逃がすようにしたので、閾値
電圧ｖｔｈのばらつきが小さく、Ｃ−ｖ特性も正常であ
り、基板ｌの回路も正常に動作することが得られる。特
に、ＭＯＳ ＥＦＴ （ＭＯＳ型電界効果トランジスタ
）のように、電極材料としてＩＴＯのように比較的抵抗
の高いものを使用する半導体デバイスはど本発明の効果
は高い。
中のチャージをアース側に逃がすようにしたので、閾値
電圧ｖｔｈのばらつきが小さく、Ｃ−ｖ特性も正常であ
り、基板ｌの回路も正常に動作することが得られる。特
に、ＭＯＳ ＥＦＴ （ＭＯＳ型電界効果トランジスタ
）のように、電極材料としてＩＴＯのように比較的抵抗
の高いものを使用する半導体デバイスはど本発明の効果
は高い。
第２図は初期形成膜の第１層めの膜厚と歩留りの関係を
示す、破線の曲線と実線の曲線は装置による相違を示し
ている。このように、パワー等の具体的調整値は装置の
構造により異るので、通常実験値に基づいて設定される
。また、低パワーによる初期形成膜に必要なシート抵抗
は、例えばＩＴＯの場合では第３図に示すように、はぼ
ＩＫΩ１０である。なお、基板ｌとしてはＮＯＳに限定
されないのは勿論である。
示す、破線の曲線と実線の曲線は装置による相違を示し
ている。このように、パワー等の具体的調整値は装置の
構造により異るので、通常実験値に基づいて設定される
。また、低パワーによる初期形成膜に必要なシート抵抗
は、例えばＩＴＯの場合では第３図に示すように、はぼ
ＩＫΩ１０である。なお、基板ｌとしてはＮＯＳに限定
されないのは勿論である。
［発明の効果］
以上説明したように、本発明によれば、最初は絶縁破壊
を引き起さない程度の低パワーで導伝膜の成膜を行い、
この導伝膜を介して基板とアース側とが導通状態となっ
た時点で高パワーで成膜を行うようにしたので、半導体
デバイスの絶縁破壊が発生せず、閾値電圧ｖｔｈのばら
つきが小さく、Ｃ−Ｖ特性も正常となり、回路も正常に
動作するという効果が得られ、これにより高パワーによ
る高速製膜を高品質で実現することができる。
を引き起さない程度の低パワーで導伝膜の成膜を行い、
この導伝膜を介して基板とアース側とが導通状態となっ
た時点で高パワーで成膜を行うようにしたので、半導体
デバイスの絶縁破壊が発生せず、閾値電圧ｖｔｈのばら
つきが小さく、Ｃ−Ｖ特性も正常となり、回路も正常に
動作するという効果が得られ、これにより高パワーによ
る高速製膜を高品質で実現することができる。
第１図は本発明を実施したスパッタ装置の構成例を示す
模式図。 第２図は本発明による第１Ｒめの膜厚と歩留りの関係を
示す特性図、 第３図は本発明に係わる電圧とＩＴＯのシート抵抗の相
関を示す特性図である。 ｌ・・・基板、２・・・ホルダ、３・・・ターゲット、
４・・・アノード電極、５・・・ガイドカバー、６・・
・真空チャンバ。 句トノ、４呑めの月天厚ヒ奎留りの関係を大ず特・１土
図第２図 電圧（Ｗ） 電圧上ｒＴｏのシ＋糎Ａ九の相関舖す特・１生図第３図
模式図。 第２図は本発明による第１Ｒめの膜厚と歩留りの関係を
示す特性図、 第３図は本発明に係わる電圧とＩＴＯのシート抵抗の相
関を示す特性図である。 ｌ・・・基板、２・・・ホルダ、３・・・ターゲット、
４・・・アノード電極、５・・・ガイドカバー、６・・
・真空チャンバ。 句トノ、４呑めの月天厚ヒ奎留りの関係を大ず特・１土
図第２図 電圧（Ｗ） 電圧上ｒＴｏのシ＋糎Ａ九の相関舖す特・１生図第３図
Claims (1)
- 【特許請求の範囲】 １）ａ）アース側に設置した半導体基板に対してスパッ
タにより導電膜を形成する半導体製造方法において、 ｂ）初期段階では絶縁破壊を引き起さない程度の低電力
で前記導電膜の成膜を行い、 ｃ）該導電膜を介して前記半導体基板を前記アース側と
が導通状態となった時点で、高電力で導電膜の成膜を行
うことを特徴とする半導体製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18845385A JPS6249622A (ja) | 1985-08-29 | 1985-08-29 | 半導体製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18845385A JPS6249622A (ja) | 1985-08-29 | 1985-08-29 | 半導体製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6249622A true JPS6249622A (ja) | 1987-03-04 |
| JPH0588538B2 JPH0588538B2 (ja) | 1993-12-22 |
Family
ID=16223962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18845385A Granted JPS6249622A (ja) | 1985-08-29 | 1985-08-29 | 半導体製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6249622A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5550266A (en) * | 1978-10-09 | 1980-04-11 | Ricoh Co Ltd | Fixing method of color electrocopying |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60193337A (ja) * | 1984-03-14 | 1985-10-01 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-08-29 JP JP18845385A patent/JPS6249622A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60193337A (ja) * | 1984-03-14 | 1985-10-01 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5550266A (en) * | 1978-10-09 | 1980-04-11 | Ricoh Co Ltd | Fixing method of color electrocopying |
| JPS6249622B2 (ja) * | 1978-10-09 | 1987-10-20 | Ricoh Kk |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0588538B2 (ja) | 1993-12-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |