JPH0582798A - Semiconductor memory device and its manufacture - Google Patents
Semiconductor memory device and its manufactureInfo
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- JPH0582798A JPH0582798A JP3241265A JP24126591A JPH0582798A JP H0582798 A JPH0582798 A JP H0582798A JP 3241265 A JP3241265 A JP 3241265A JP 24126591 A JP24126591 A JP 24126591A JP H0582798 A JPH0582798 A JP H0582798A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体記憶装置に係り、
特に浮遊ゲート電極をもつ記憶トランジスタとこれに隣
接する選択トランジスタとを一組として情報記憶部の構
成単位とする不揮発性半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device,
In particular, the present invention relates to a nonvolatile semiconductor memory device in which a storage transistor having a floating gate electrode and a selection transistor adjacent to the storage transistor are used as a set to constitute a unit of information storage.
【０００２】[0002]
【従来の技術】従来の半導体記憶装置を図４を用いて説
明する。ｐ型単結晶シリコン基板３１表面に、ｎ型ソー
ス領域３２及びｎ型ドレイン領域３３が相対して形成さ
れ、これらの間にはｐ型チャネル領域３６が形成されて
いる。2. Description of the Related Art A conventional semiconductor memory device will be described with reference to FIG. An n-type source region 32 and an n-type drain region 33 are formed opposite to each other on the surface of the p-type single crystal silicon substrate 31, and a p-type channel region 36 is formed between them.
【０００３】このｐ型チャネル領域３６の内、ｎ型ドレ
イン領域３３に隣接する領域上には、ゲート酸化膜３７
を介して、不純物が添加された多結晶シリコン層からな
る浮遊ゲート電極３８が形成され、またこの浮遊ゲート
電極３８上には、シリコン酸化膜３９を介して、同様に
不純物が添加された多結晶シリコン層からなる制御ゲー
ト電極４０が形成されている。A gate oxide film 37 is formed on a region of the p-type channel region 36 adjacent to the n-type drain region 33.
A floating gate electrode 38 made of a polycrystalline silicon layer to which impurities are added is formed through the above, and on the floating gate electrode 38, a polycrystalline film in which impurities are similarly added through a silicon oxide film 39. A control gate electrode 40 made of a silicon layer is formed.
【０００４】更に、浮遊ゲート電極３８の側面並びに制
御ゲート電極４０の側面及び表面には、シリコン酸化膜
４１が形成されている。そしてｐ型チャネル領域３６の
内、ｎ型ソース領域３２に隣接する領域上には、同じく
ゲート酸化膜３７を介して、不純物が添加された多結晶
シリコン層からなる選択ゲート電極４２が形成され、浮
遊ゲート電極３８及び制御ゲート電極４０とシリコン酸
化膜４１を介して隣接している。Further, a silicon oxide film 41 is formed on the side surface of the floating gate electrode 38 and the side surface and the surface of the control gate electrode 40. Then, in the p-type channel region 36, on the region adjacent to the n-type source region 32, a select gate electrode 42 made of a polycrystalline silicon layer to which an impurity is added is also formed via the gate oxide film 37, It is adjacent to the floating gate electrode 38 and the control gate electrode 40 with the silicon oxide film 41 interposed therebetween.
【０００５】こうしてｐ型チャネル領域３６上に、ゲー
ト酸化膜３７を介して、浮遊ゲート電極３８及び制御ゲ
ート電極４０を有する記憶トランジスタ４３と、選択ゲ
ート電極４２を有する選択トランジスタ４４とが隣接し
て形成され、これらが一組となって半導体記憶装置の情
報記憶部の構成単位、即ち１メモリセルを構成してい
る。Thus, on the p-type channel region 36, the storage transistor 43 having the floating gate electrode 38 and the control gate electrode 40 and the selection transistor 44 having the selection gate electrode 42 are adjacent to each other via the gate oxide film 37. They are formed, and a set of these forms a constituent unit of the information storage unit of the semiconductor memory device, that is, one memory cell.
【０００６】次に、動作を説明する。情報記憶は、浮遊
ゲート電極３８に電荷を蓄積することによって行なう。
従って、その記憶動作は以下のようにしてなされる。即
ち、選択ゲート電極４２をしきい値ＶTH近傍に、制御ゲ
ート電極４０を例えば１２Ｖの高電位に、ｎ型ドレイン
領域３３を例えば５Ｖの高電位に、ｎ型ソース領域３２
を例えば０Ｖに、それぞれ設定する。Next, the operation will be described. Information is stored by accumulating charges in the floating gate electrode 38.
Therefore, the storing operation is performed as follows. That is, the select gate electrode 42 is near the threshold value V TH , the control gate electrode 40 is at a high potential of 12V, the n-type drain region 33 is at a high potential of 5V, and the n-type source region 32 is high.
Are set to 0V, for example.
【０００７】これにより、選択ゲート電極４２下方のｐ
型チャネル領域３６と浮遊ゲート電極３８下方のｐ型チ
ャネル領域３６との間に、高い電位差が発生する。この
高電位差により、ホットエレクトロンが発生し、ゲ−ト
酸化膜３７を突き抜けて浮遊ゲート電極３８に注入され
る。こうして浮遊ゲート電極３８に負の電荷が蓄積し、
情報書き込みが完了する。As a result, p below the select gate electrode 42 is
A high potential difference is generated between the type channel region 36 and the p-type channel region 36 below the floating gate electrode 38. Due to this high potential difference, hot electrons are generated, penetrate through the gate oxide film 37, and are injected into the floating gate electrode 38. In this way, negative charges are accumulated in the floating gate electrode 38,
Information writing is completed.
【０００８】[0008]
【発明が解決しようとする課題】上記従来の半度記憶装
置において、その書き込み動作の要点は、（１）ｎ型ソ
ース領域３２とｎ型ドレイン領域１３との間の電位差
が、ゲ−ト酸化膜３７の障壁ポテンシャルよりも大きい
こと、（２）記憶トランジスタ４３の浮遊ゲート電極３
８下のｐ型チャネル領域３６は強く反転する一方で、選
択トランジスタ４４の選択ゲート電極４２下のｐ型チャ
ネル領域３６はちょうど反転層ができた状態であること
の２点にある。SUMMARY OF THE INVENTION In the above-mentioned conventional half-memory device, the main points of the write operation are (1) the potential difference between the n-type source region 32 and the n-type drain region 13 is gate oxidation. It is larger than the barrier potential of the film 37, and (2) the floating gate electrode 3 of the memory transistor 43.
The p-type channel region 36 under 8 has a strong inversion, while the p-type channel region 36 under the selection gate electrode 42 of the selection transistor 44 has just an inversion layer.
【０００９】従って、記憶トランジスタ４３のｐ型チャ
ネル領域３６に強い反転層を形成し易くするためには、
ｐ型チャネル領域３６の不純物濃度を低濃度にする必要
があった。しかし、記憶トランジスタ４３のｐ型チャネ
ル領域３６も、選択トランジスタ４４のｐ型チャネル領
域３６も、一括して同時に形成されるため、その不純物
領域濃度は均一である。Therefore, in order to facilitate formation of a strong inversion layer in the p-type channel region 36 of the memory transistor 43,
It was necessary to make the impurity concentration of the p-type channel region 36 low. However, since the p-type channel region 36 of the memory transistor 43 and the p-type channel region 36 of the selection transistor 44 are simultaneously formed at once, the impurity region concentration thereof is uniform.
【００１０】このため、他方の選択トランジスタ４４の
しきい値ＶTHは低くなり、且つ選択トランジスタ４４の
ｐ型チャネル領域３６の反転の度合のゲート電位依存が
急俊であるため、書き込み時の選択ゲート電極４２の電
位マージンが少なくなり、書き込みが安定しないという
問題があった。また、消去時に浮遊ゲート電極３８から
電荷を引き抜き過ぎて、記憶トランジスタ４３がデプレ
ッション状態になってしまう、いわゆる過消去の場合、
選択トランジスタ４４のオフ時にも、ｎ型ソース領域３
２とｎ型ドレイン領域３３との間にリーク電流が大きく
なく流れるという問題もあった。Therefore, the threshold voltage V TH of the other select transistor 44 becomes low, and the degree of inversion of the p-type channel region 36 of the select transistor 44 depends rapidly on the gate potential, so that the selection at the time of writing is performed. There is a problem that the potential margin of the gate electrode 42 is reduced and writing is not stable. Further, in the case of so-called over-erase in which the electric charge is excessively extracted from the floating gate electrode 38 at the time of erasing and the memory transistor 43 is in the depletion state,
Even when the selection transistor 44 is turned off, the n-type source region 3
There is also a problem that a leak current flows between the 2 and the n-type drain region 33 without being large.
【００１１】特に、選択ゲート電極４２が、浮遊ゲート
電極３８及び制御ゲート電極４０の側面にシリコン酸化
膜４１を介して形成されたサイドウォール構造である場
合には、その長さ、即ち選択ゲート電極４２下のｐ型チ
ャネル領域３６の長さが０．２μｍ程度と極めて短くな
るため、この選択トランジスタ４４オフ時におけるｎ型
ソース領域３２、ｎ型ドレイン領域３３間のリーク電流
が増大する傾向にあった。In particular, when the select gate electrode 42 has a sidewall structure formed on the side surfaces of the floating gate electrode 38 and the control gate electrode 40 via the silicon oxide film 41, the length thereof, that is, the select gate electrode Since the length of the p-type channel region 36 below 42 is extremely short, about 0.2 μm, the leak current between the n-type source region 32 and the n-type drain region 33 when the select transistor 44 is off tends to increase. It was
【００１２】そこで本発明は、書き込み時の選択ゲート
電極の電位マージンを大きくして安定した書き込み動作
を確保すると共に、過消去の場合におけるソース、ドレ
イン間のリーク電流の発生を防止することにより、信頼
性と製造歩留まりの向上を実現することができる半導体
記憶装置及びその製造方法を提供することを目的とす
る。Therefore, according to the present invention, the potential margin of the select gate electrode at the time of writing is increased to secure a stable writing operation, and at the same time, the generation of the leak current between the source and the drain in the case of over-erasing is prevented. It is an object of the present invention to provide a semiconductor memory device and a method of manufacturing the same that can improve reliability and manufacturing yield.
【００１３】[0013]
【課題を解決するための手段】上記課題は、第１導電型
の半導体基板と、前記半導体基板表面に形成された第２
導電型のソース領域と、前記半導体基板表面に形成さ
れ、前記ソース領域と相対する第２導電型のドレイン領
域と、前記ソース領域と前記ドレイン領域とに挟まれ、
前記ドレイン領域に隣接する第１のチャネル領域と、前
記ソース領域と前記第１のチャネル領域とに挟まれた第
２のチャネル領域と、前記第１のチャネル領域上に、第
１のゲート絶縁膜を介して形成された浮遊ゲート電極
と、前記浮遊ゲート電極上に、第１の絶縁膜を介して形
成された制御ゲート電極と、前記第２のチャネル領域上
に第２のゲート絶縁膜を介して形成され、前記浮遊ゲー
ト電極と第２の絶縁膜を介して隣接する選択ゲート電極
とを有し、前記第２のチャネル領域の第１導電型の不純
物濃度が、前記第１のチャネル領域の第１導電型の不純
物濃度より高濃度であることを特徴とする半導体記憶装
置によって達成される。Means for Solving the Problems The above-described problems are solved by a first conductivity type semiconductor substrate and a second conductivity type semiconductor substrate formed on the surface of the semiconductor substrate.
A conductive type source region, a second conductive type drain region formed on the surface of the semiconductor substrate and facing the source region, and sandwiched between the source region and the drain region,
A first gate insulating film is formed on the first channel region adjacent to the drain region, the second channel region sandwiched between the source region and the first channel region, and the first channel region. Through a floating gate electrode, a control gate electrode formed on the floating gate electrode via a first insulating film, and a second gate insulating film on the second channel region. A floating gate electrode and a select gate electrode adjacent to the floating gate electrode via a second insulating film, and the impurity concentration of the first conductivity type of the second channel region is equal to that of the first channel region. This is achieved by a semiconductor memory device characterized by having a higher concentration than the first conductivity type impurity concentration.
【００１４】また、上記課題は、第１導電型の半導体基
板表面に、第１導電型の不純物を添加して第１のチャネ
ル領域を形成する工程と、前記第１のチャネル領域上
に、ゲート絶縁膜、第１の導電層、第１の絶縁膜、及び
第２の導電層を順に積層した後、所定の形状にパターニ
ングして前記第１の導電層からなる浮遊ゲート電極及び
前記第２の導電層からなる制御ゲート電極を形成する工
程と、全面にレジストを塗布した後、前記レジストをパ
ターニングして、前記浮遊ゲート電極及び前記制御ゲー
ト電極の一部分並びに前記一部分に隣接する選択ゲート
電極形成予定領域を開口する工程と、前記パターニング
したレジストと前記制御ゲート電極及び前記浮遊ゲート
電極とをマスクとして、前記選択ゲート電極形成予定領
域の前記半導体基板表面に第１導電型の不純物を選択的
に添加し、第２のチャネル領域を形成する工程と、前記
ゲート絶縁膜を介して前記第２のチャネル領域上に位置
し、前記浮遊ゲート電極及び前記制御ゲート電極と第２
の絶縁膜を介して隣接する選択ゲート電極を形成する工
程と、前記浮遊ゲート電極及び前記制御ゲート電極と前
記選択ゲート電極とをマスクとして、前記半導体基板表
面に第２導電型の不純物を選択的に添加し、前記第２の
チャネル領域に隣接するソース領域及び前記第１のチャ
ネル領域に隣接するドレイン領域を形成する工程とを有
することを特徴とする半導体記憶装置の製造方法によっ
て達成される。Further, the above-mentioned problem is to form a first channel region by adding an impurity of the first conductivity type to the surface of the semiconductor substrate of the first conductivity type, and to form a gate on the first channel region. An insulating film, a first conductive layer, a first insulating film, and a second conductive layer are sequentially stacked, and then patterned into a predetermined shape to form a floating gate electrode formed of the first conductive layer and the second conductive layer. A step of forming a control gate electrode made of a conductive layer, and after applying a resist on the entire surface, patterning the resist to form a part of the floating gate electrode and the control gate electrode and a select gate electrode adjacent to the part. The step of opening a region, and the semiconductor substrate in the region where the select gate electrode is to be formed by using the patterned resist, the control gate electrode and the floating gate electrode as a mask A step of selectively adding a first conductivity type impurity to the surface to form a second channel region, and a step of forming a second channel region on the second channel region through the gate insulating film, Control gate electrode and second
Forming a select gate electrode adjacent to the select gate electrode via an insulating film of the second conductive film, and using the floating gate electrode, the control gate electrode and the select gate electrode as a mask, selectively selecting the second conductivity type impurity on the surface of the semiconductor substrate. And forming a source region adjacent to the second channel region and a drain region adjacent to the first channel region, the method of manufacturing a semiconductor memory device.
【００１５】[0015]
【作用】以上のように本発明では、選択トランジスタを
構成する選択ゲート電極下方の第２のチャネル領域が相
対的に高濃度であることにより、選択トランジスタのし
きい値ＶTHを高く設定することができると共に、第２の
チャネル領域の反転の度合いのゲート電位依存が急俊で
なくなるため、書き込み時の選択ゲート電極の電位マー
ジンが大きくなり、安定した動作を行なうことができ
る。As described above, in the present invention, the threshold value V TH of the select transistor is set high because the second channel region below the select gate electrode forming the select transistor has a relatively high concentration. In addition, since the gate potential dependence of the degree of inversion of the second channel region is not abrupt, the potential margin of the select gate electrode at the time of writing becomes large, and stable operation can be performed.
【００１６】また、記憶トランジスタをデプレッション
状態とする過消去の場合でも、選択トランジスタのオフ
時におけるリーク電流の発生を防止することができる。
他方、記憶トランジスタを構成する浮遊ゲート電極下方
の第１のチャネル領域が相対的に低濃度であることによ
り、強い反転層を容易に形成することができる。Further, even in the case of over-erasing in which the storage transistor is in the depletion state, it is possible to prevent the generation of the leak current when the selection transistor is turned off.
On the other hand, since the first channel region below the floating gate electrode forming the memory transistor has a relatively low concentration, a strong inversion layer can be easily formed.
【００１７】[0017]
【実施例】以下、本発明を図示する実施例に基づいて説
明する。図１は、本発明の一実施例による半導体記憶装
置を示す断面図である。抵抗率１０Ωｃｍのｐ型単結晶
シリコン基板１１表面に、ｎ型ソース領域１２及びｎ型
ドレイン領域１３が相対して形成されている。そしてこ
れらｎ型ソース領域１２及びｎ型ドレイン領域１３の間
には、ｎ型ドレイン領域１３に隣接するｐ型チャネル領
域１４とｎ型ソース領域１２に隣接するｐ型チャネル領
域１５とからなるｐ型チャネル領域１６が形成されてい
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below based on illustrated embodiments. FIG. 1 is a sectional view showing a semiconductor memory device according to an embodiment of the present invention. An n-type source region 12 and an n-type drain region 13 are formed opposite to each other on the surface of a p-type single crystal silicon substrate 11 having a resistivity of 10 Ωcm. Between these n-type source region 12 and n-type drain region 13, a p-type channel region 14 adjacent to the n-type drain region 13 and a p-type channel region 15 adjacent to the n-type source region 12 are formed. The channel region 16 is formed.
【００１８】ここで、ｐ型チャネル領域１５のｐ型不純
物濃度が、ｐ型チャネル領域１４のｐ型不純物濃度より
高濃度であることに、本実施例の特徴がある。一方のｐ
型チャネル領域１４上には、ゲート酸化膜１７を介し
て、Ｐ（リン）が添加された多結晶シリコン層からなる
浮遊ゲート電極１８が形成されている。また、この浮遊
ゲート電極１８上には、シリコン酸化膜１９を介して、
同様にＰが添加された多結晶シリコン層からなる制御ゲ
ート電極２０が形成されている。更に、浮遊ゲート電極
１８の側面並びに制御ゲート電極２０の側面及び表面に
は、シリコン酸化膜２１が形成されている。Here, the present embodiment is characterized in that the p-type impurity concentration of the p-type channel region 15 is higher than the p-type impurity concentration of the p-type channel region 14. One p
A floating gate electrode 18 made of a polycrystalline silicon layer added with P (phosphorus) is formed on the type channel region 14 via a gate oxide film 17. Further, on the floating gate electrode 18, via the silicon oxide film 19,
Similarly, a control gate electrode 20 made of a polycrystalline silicon layer to which P is added is formed. Further, a silicon oxide film 21 is formed on the side surface of the floating gate electrode 18 and the side surface and the surface of the control gate electrode 20.
【００１９】他方のｐ型チャネル領域上には、同じくゲ
ート酸化膜１７を介して、同様にＰが添加された多結晶
シリコン層からなる選択ゲート電極２２が形成され、浮
遊ゲート電極１８及び制御ゲート電極２０とシリコン酸
化膜２１を介して隣接している。こうして相対的に低濃
度であるｐ型チャネル領域１５上にゲート酸化膜１７を
介して形成された浮遊ゲート電極１８を有する記憶トラ
ンジスタ２３と、相対的に高濃度であるｐ型チャネル領
域１５上にゲート酸化膜１７を介して形成された選択ゲ
ート電極２２を有する選択トランジスタ２４とが、一組
として隣接し、半導体記憶装置の１メモリセルを構成し
ている。On the other p-type channel region, a select gate electrode 22 made of a polycrystalline silicon layer to which P is added is also formed via the gate oxide film 17, and the floating gate electrode 18 and the control gate are formed. It is adjacent to the electrode 20 via the silicon oxide film 21. Thus, the memory transistor 23 having the floating gate electrode 18 formed through the gate oxide film 17 on the p-type channel region 15 having a relatively low concentration and the p-channel region 15 having a relatively high concentration are formed. The selection transistor 24 having the selection gate electrode 22 formed via the gate oxide film 17 is adjacent to each other as a set and constitutes one memory cell of the semiconductor memory device.
【００２０】次に、図１に示す半導体記憶装置の製造方
法を、図２及び図３を用いて説明する。抵抗率１０Ωｃ
ｍのｐ型単結晶シリコン基板１１表面に、イオン打ち込
み法を用い、加速電圧４０ｋｅＶ、ドーズ量１×１０12
ｃｍ-2の条件でＢ+ （ホウ素イオン）を注入し、ｐ型チ
ャネル領域１４を形成する。Next, a method of manufacturing the semiconductor memory device shown in FIG. 1 will be described with reference to FIGS. Resistivity 10Ωc
An ion implantation method is used on the surface of the p-type single crystal silicon substrate 11 of m with an acceleration voltage of 40 keV and a dose of 1 × 10 12.
B + (boron ion) is implanted under the condition of cm −2 to form the p-type channel region 14.
【００２１】また、温度９５０℃、塩酸と酸素の雰囲気
中で熱酸化を行ない、ｐ型チャネル領域１４上に、厚さ
１０ｎｍのゲート酸化膜１７を形成する。続いて、この
ゲート酸化膜１７上に、ＣＶＤ（Chemical Vapor Depos
ition ）法を用い、厚さ２００ｎｍの多結晶シリコン層
１８ａを、Ｐを導入しつつ形成する。また、温度１００
０℃、塩酸と酸素の雰囲気中で熱酸化を行ない、多結晶
シリコン層１８ａ上に、厚さ３０ｎｍのシリコン酸化膜
１９を形成する。続いて、このシリコン酸化膜１９上
に、再びＣＶＤ法を用い、厚さ４００ｎｍの多結晶シリ
コン層２０ａを、Ｐを導入しつつ形成する（図２（ａ）
参照）。Further, thermal oxidation is performed at a temperature of 950 ° C. in an atmosphere of hydrochloric acid and oxygen to form a gate oxide film 17 having a thickness of 10 nm on the p-type channel region 14. Then, on the gate oxide film 17, a CVD (Chemical Vapor Depos
ition) method to form a polycrystalline silicon layer 18a having a thickness of 200 nm while introducing P. Also, the temperature is 100
Thermal oxidation is performed at 0 ° C. in an atmosphere of hydrochloric acid and oxygen to form a silicon oxide film 19 having a thickness of 30 nm on the polycrystalline silicon layer 18a. Subsequently, a polycrystalline silicon layer 20a having a thickness of 400 nm is formed on the silicon oxide film 19 by using the CVD method again while introducing P (FIG. 2A).
reference).
【００２２】次いで、フォトリソグラフィ技術を用いて
所定の形状にパターニングした同一のレジストをマスク
とし、異方性エッチングにより、多結晶シリコン層２０
ａ、シリコン酸化膜１９及び多結晶シリコン層１８ａを
連続的にエッチングする。続いて、レジストを除去した
後、温度１０００℃、塩酸と酸素の雰囲気中で熱酸化を
行ない、露出した多結晶シリコン層１８ａの側面並びに
多結晶シリコン層２０ａの側面及び表面に、厚さ３０ｎ
ｍのシリコン酸化膜２１を形成する。Then, using the same resist patterned into a predetermined shape by photolithography as a mask, the polycrystalline silicon layer 20 is anisotropically etched.
a, the silicon oxide film 19 and the polycrystalline silicon layer 18a are continuously etched. Then, after removing the resist, thermal oxidation is performed in an atmosphere of hydrochloric acid and oxygen at a temperature of 1000 ° C., and the thickness of 30 n
m silicon oxide film 21 is formed.
【００２３】こうしてパターニングした多結晶シリコン
層１８ａ、２０ａからなる浮遊ゲート電極１８及び制御
ゲート電極２０をそれぞれ形成する（図２（ｂ）参
照）。次いで、全面にレジスト２５を塗布した後、フォ
トリソグラフィ技術を用いてパターニングを行ない、浮
遊ゲート電極１８及び制御ゲート電極２０の一部分並び
にこれに隣接する選択ゲート電極形成予定領域を開口す
る。The floating gate electrode 18 and the control gate electrode 20 composed of the polycrystalline silicon layers 18a and 20a thus patterned are formed (see FIG. 2B). Then, after applying a resist 25 on the entire surface, patterning is performed by using a photolithography technique to open a part of the floating gate electrode 18 and the control gate electrode 20 and a select gate electrode formation-scheduled region adjacent thereto.
【００２４】続いて、このパターニングしたレジスト２
５と制御ゲート電極２０及び浮遊ゲート電極１８とをマ
スクとして、加速電圧４０ｋｅＶ、ドーズ量９×１０12
ｃｍ -2の条件でＢ+ のイオン打ち込みを行ない、ｐ型単
結晶シリコン基板１１表面にｐ型チャネル領域１５を形
成する（図２（ｃ）参照）。次いで、レジスト２５を除
去した後、ＣＶＤ法を用い、厚さ４００ｎｍの多結晶シ
リコン層２２ａを、Ｐを導入しつつ全面に形成する。続
いて、全面にレジスト２６を塗布した後、フォトリソグ
ラフィ技術を用いてパターニングを行ない、選択ゲート
電極形成予定領域並びにこれに隣接する浮遊ゲート電極
１８及び制御ゲート電極２０の一部分にレジスト２６を
残存させる。Subsequently, this patterned resist 2
5 and the control gate electrode 20 and the floating gate electrode 18
As a disk, an acceleration voltage of 40 keV and a dose of 9 × 1012
cm -2Under the condition of B+P-type single
Form a p-type channel region 15 on the surface of the crystalline silicon substrate 11.
(See FIG. 2C). Next, the resist 25 is removed.
After the removal, the CVD method is used to deposit a 400 nm thick polycrystalline silicon film.
The recon layer 22a is formed on the entire surface while introducing P. Continued
Then, after applying the resist 26 on the entire surface, photolithography
Select gate by patterning using Luffy technology
Area where electrode is to be formed and floating gate electrode adjacent to this area
18 and a part of the control gate electrode 20 with a resist 26
Let it remain.
【００２５】続いて、このパターニングしたレジスト２
６をマスクとして、多結晶シリコン層２２ａに等方性イ
オンエッチングを施し、選択ゲート電極形成予定領域並
びにこれに隣接する浮遊ゲート電極１８及び制御ゲート
電極２０の一部分のみに多結晶シリコン層２２ａを残存
させる（図３（ａ）参照）。次いで、レジスト２６を除
去した後、残存する多結晶シリコン層２２ａに異方性イ
オンエッチングを施し、選択ゲート電極２２を形成す
る。従って、この選択ゲート電極２２は、浮遊ゲート電
極１８及び制御ゲート電極２０の側面にシリコン酸化膜
２１を介して隣接するサイドウォール形状をなしてい
る。Subsequently, this patterned resist 2
6 is used as a mask to perform isotropic ion etching on the polycrystalline silicon layer 22a to leave the polycrystalline silicon layer 22a only on the select gate electrode formation planned region and a part of the floating gate electrode 18 and the control gate electrode 20 adjacent thereto. (See FIG. 3A). Next, after removing the resist 26, the remaining polycrystalline silicon layer 22a is subjected to anisotropic ion etching to form the select gate electrode 22. Therefore, the select gate electrode 22 has a sidewall shape adjacent to the side surfaces of the floating gate electrode 18 and the control gate electrode 20 with the silicon oxide film 21 interposed therebetween.
【００２６】続いて、浮遊ゲート電極１８及び制御ゲー
ト電極２０と選択ゲート電極２２とをマスクとして、ｐ
型単結晶シリコン基板１１表面に、加速電圧１００ｋｅ
Ｖ、ドーズ量４×１０14ｃｍ-2の条件でＡｓ+ （ヒ素イ
オン）のイオン打ち込みを行ない、ｐ型チャネル領域１
５に隣接するｎ型ソース領域１２と、ｐ型チャネル領域
１４に隣接するｎ型ドレイン領域１３とを形成する。こ
うしてｎ型ソース領域１２とｎ型ドレイン領域１３との
間に、ｐ型チャネル領域１４とｐ型チャネル領域１５と
からなるｐ型チャネル領域１６を形成する。Then, using the floating gate electrode 18, the control gate electrode 20 and the selection gate electrode 22 as a mask, p
On the surface of the single crystal silicon substrate 11 with an acceleration voltage of 100 ke
As + (arsenic ion) is ion-implanted under the conditions of V and a dose amount of 4 × 10 14 cm -2 , and p-type channel region 1
5 and an n-type drain region 13 adjacent to the p-type channel region 14 are formed. Thus, the p-type channel region 16 including the p-type channel region 14 and the p-type channel region 15 is formed between the n-type source region 12 and the n-type drain region 13.
【００２７】最後に、温度９００℃、窒素雰囲気中で２
０分間のアニール処理を行ない、イオン打ち込みによっ
て注入した不純物を電気的に活性化する。こうして相対
的に低濃度であるｐ型チャネル領域１５上にゲート酸化
膜１７を介して浮遊ゲート電極１８を有する記憶トラン
ジスタ２３と、相対的に高濃度であるｐ型チャネル領域
１５上にゲート酸化膜１７を介して選択ゲート電極２２
を有する選択トランジスタ２４とを１メモリセルとする
半導体記憶装置を完成する（図３（ｂ）参照）。Finally, in a nitrogen atmosphere at a temperature of 900 ° C., 2
Annealing treatment is performed for 0 minutes to electrically activate the impurities implanted by ion implantation. Thus, the memory transistor 23 having the floating gate electrode 18 via the gate oxide film 17 on the p-type channel region 15 having a relatively low concentration, and the gate oxide film on the p-type channel region 15 having a relatively high concentration. Select gate electrode 22 via 17
A semiconductor memory device in which the selection transistor 24 having the above is used as one memory cell is completed (see FIG. 3B).
【００２８】このように本実施例によれば、選択トラン
ジスタ２４を構成する選択ゲート電極２２下方のｐ型チ
ャネル領域１５が相対的に高濃度であることにより、選
択トランジスタ２４のしきい値ＶTHを高く設定すること
ができる。また、ｐ型チャネル領域１５の反転の度合い
のゲート電位依存が急俊でなくなる。このため、書き込
み時の選択ゲート電極２２の電位マージンが大きくな
り、安定した動作を行なうことができる。As described above, according to this embodiment, since the p-type channel region 15 below the select gate electrode 22 forming the select transistor 24 has a relatively high concentration, the threshold V TH of the select transistor 24 is increased. Can be set higher. Further, the dependence of the degree of inversion of the p-type channel region 15 on the gate potential is not abrupt. Therefore, the potential margin of the select gate electrode 22 at the time of writing becomes large, and stable operation can be performed.
【００２９】また、消去セルのデータ読み出しマージン
を増大させるため、記憶トランジスタ２４をデプレッシ
ョン状態とする過消去を行なう場合が多いが、この過消
去の場合でも、ｐ型チャネル領域１５が相対的に高濃度
であることにより、選択トランジスタ２４のオフ時にお
けるリーク電流の発生を防止することができる。他方、
記憶トランジスタ２３を構成する浮遊ゲート電極１８下
方のｐ型チャネル領域１４が相対的に低濃度であること
により、強い反転層を容易に形成することができる。Further, in order to increase the data read margin of the erased cell, over-erasing is often performed with the memory transistor 24 in the depletion state. Even in this over-erasing, the p-type channel region 15 is relatively high. With the concentration, it is possible to prevent the generation of a leak current when the selection transistor 24 is off. On the other hand,
Since the p-type channel region 14 below the floating gate electrode 18 forming the memory transistor 23 has a relatively low concentration, a strong inversion layer can be easily formed.
【００３０】[0030]
【発明の効果】以上のように本発明によれば、選択トラ
ンジスタを構成する選択ゲート電極下方の第２のチャネ
ル領域の不純物濃度が、記憶トランジスタを構成する浮
遊ゲート電極下方の第１のチャネル領域の不純物濃度よ
り高濃度であることにより、書き込み時の選択ゲート電
極の電位マージンが大きくなって安定した動作を行なう
ことができるため、また過消去の場合におけるソース、
ドレイン間のリーク電流の発生を防止することができる
ため、信頼性と製造歩留まりの向上を実現することがで
きる。As described above, according to the present invention, the impurity concentration of the second channel region below the select gate electrode forming the select transistor is set to the first channel region below the floating gate electrode forming the memory transistor. Since the impurity concentration is higher than the impurity concentration of, the potential margin of the select gate electrode at the time of writing can be increased and a stable operation can be performed.
Since it is possible to prevent generation of a leak current between the drains, it is possible to improve reliability and manufacturing yield.
【図１】本発明の一実施例による半導体記憶装置を示す
断面図である。FIG. 1 is a sectional view showing a semiconductor memory device according to an embodiment of the present invention.
【図２】図１に示す半導体記憶装置の製造方法を説明す
るための工程図（その１）である。FIG. 2 is a process diagram (1) for explaining the method for manufacturing the semiconductor memory device shown in FIG.
【図３】図１に示す半導体記憶装置の製造方法を説明す
るための工程図（その２）である。3A and 3B are process diagrams (2) for explaining the method for manufacturing the semiconductor memory device shown in FIG.
【図４】従来の半導体記憶装置を説明するための図であ
る。FIG. 4 is a diagram for explaining a conventional semiconductor memory device.
１１…ｐ型単結晶シリコン基板 １２…ｎ型ソース領域 １３…ｎ型ドレイン領域 １４、１５、１６…ｐ型チャネル領域 １７…ゲート酸化膜 １８ａ、２０ａ、２２ａ…多結晶シリコン層 １８…浮遊ゲート電極 １９、２１…シリコン酸化膜 ２０…制御ゲート電極 ２２…選択ゲート電極 ２３…記憶トランジスタ ２４…選択トランジスタ ２５、２６…レジスト ３１…ｐ型単結晶シリコン基板 ３２…ｎ型ソース領域 ３３…ｎ型ドレイン領域 ３６…ｐ型チャネル領域 ３７…ゲート酸化膜 ３８…浮遊ゲート電極 ３９、４１…シリコン酸化膜 ４０…制御ゲート電極 ４２…選択ゲート電極 ４３…記憶トランジスタ ４４…選択トランジスタ 11 ... P-type single crystal silicon substrate 12 ... N-type source region 13 ... N-type drain region 14, 15, 16 ... P-type channel region 17 ... Gate oxide film 18a, 20a, 22a ... Polycrystalline silicon layer 18 ... Floating gate electrode 19, 21 ... Silicon oxide film 20 ... Control gate electrode 22 ... Select gate electrode 23 ... Storage transistor 24 ... Select transistor 25, 26 ... Resist 31 ... P-type single crystal silicon substrate 32 ... N-type source region 33 ... N-type drain region 36 ... P-type channel region 37 ... Gate oxide film 38 ... Floating gate electrode 39, 41 ... Silicon oxide film 40 ... Control gate electrode 42 ... Select gate electrode 43 ... Storage transistor 44 ... Select transistor
Claims (2)
域と、 前記半導体基板表面に形成され、前記ソース領域と相対
する第２導電型のドレイン領域と、 前記ソース領域と前記ドレイン領域とに挟まれ、前記ド
レイン領域に隣接する第１のチャネル領域と、 前記ソース領域と前記第１のチャネル領域とに挟まれた
第２のチャネル領域と、 前記第１のチャネル領域上に、第１のゲート絶縁膜を介
して形成された浮遊ゲート電極と、 前記浮遊ゲート電極上に、第１の絶縁膜を介して形成さ
れた制御ゲート電極と、 前記第２のチャネル領域上に第２のゲート絶縁膜を介し
て形成され、前記浮遊ゲート電極と第２の絶縁膜を介し
て隣接する選択ゲート電極とを有し、 前記第２のチャネル領域の第１導電型の不純物濃度が、
前記第１のチャネル領域の第１導電型の不純物濃度より
高濃度であることを特徴とする半導体記憶装置。1. A semiconductor substrate of a first conductivity type, a source region of a second conductivity type formed on the surface of the semiconductor substrate, and a second conductivity type of a source region formed on the surface of the semiconductor substrate and facing the source region. A drain region, a first channel region sandwiched between the source region and the drain region and adjacent to the drain region, and a second channel region sandwiched between the source region and the first channel region. A floating gate electrode formed on the first channel region via a first gate insulating film, and a control gate electrode formed on the floating gate electrode via a first insulating film, A second gate insulating film is formed on the second channel region via the second gate insulating film, the floating gate electrode and a select gate electrode adjacent to the floating gate electrode via the second insulating film; First conductivity The impurity concentration of,
A semiconductor memory device having a concentration higher than a first conductivity type impurity concentration of the first channel region.
電型の不純物を添加して第１のチャネル領域を形成する
工程と、 前記第１のチャネル領域上に、ゲート絶縁膜、第１の導
電層、第１の絶縁膜、及び第２の導電層を順に積層した
後、所定の形状にパターニングして前記第１の導電層か
らなる浮遊ゲート電極及び前記第２の導電層からなる制
御ゲート電極を形成する工程と、 全面にレジストを塗布した後、前記レジストをパターニ
ングして、前記浮遊ゲート電極及び前記制御ゲート電極
の一部分並びに前記一部分に隣接する選択ゲート電極形
成予定領域を開口する工程と、 前記パターニングしたレジストと前記制御ゲート電極及
び前記浮遊ゲート電極とをマスクとして、前記選択ゲー
ト電極形成予定領域の前記半導体基板表面に第１導電型
の不純物を選択的に添加し、第２のチャネル領域を形成
する工程と、 前記ゲート絶縁膜を介して前記第２のチャネル領域上に
位置し、前記浮遊ゲート電極及び前記制御ゲート電極と
第２の絶縁膜を介して隣接する選択ゲート電極を形成す
る工程と、 前記浮遊ゲート電極及び前記制御ゲート電極と前記選択
ゲート電極とをマスクとして、前記半導体基板表面に第
２導電型の不純物を選択的に添加し、前記第２のチャネ
ル領域に隣接するソース領域及び前記第１のチャネル領
域に隣接するドレイン領域を形成する工程とを有するこ
とを特徴とする半導体記憶装置の製造方法。2. A step of forming a first channel region by adding an impurity of the first conductivity type on a surface of a semiconductor substrate of the first conductivity type; a gate insulating film, a first channel region on the first channel region; The first conductive layer, the first insulating film, and the second conductive layer are sequentially stacked, and then patterned into a predetermined shape to include the floating gate electrode including the first conductive layer and the second conductive layer. A step of forming a control gate electrode, and after applying a resist on the entire surface, patterning the resist to open a part of the floating gate electrode and the control gate electrode and a select gate electrode formation planned region adjacent to the part. A step of: using the patterned resist, the control gate electrode and the floating gate electrode as a mask, a first conductivity type on the surface of the semiconductor substrate in the select gate electrode formation planned region; Selectively forming the second channel region to form the second channel region, the floating gate electrode, the control gate electrode, and the second gate region located on the second channel region through the gate insulating film. Forming a selection gate electrode adjacent to the selection gate electrode via the insulating film, and using the floating gate electrode, the control gate electrode, and the selection gate electrode as a mask, selectively selecting a second conductivity type impurity on the surface of the semiconductor substrate. And forming a source region adjacent to the second channel region and a drain region adjacent to the first channel region, the method for manufacturing a semiconductor memory device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241265A JPH0582798A (en) | 1991-09-20 | 1991-09-20 | Semiconductor memory device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241265A JPH0582798A (en) | 1991-09-20 | 1991-09-20 | Semiconductor memory device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582798A true JPH0582798A (en) | 1993-04-02 |
Family
ID=17071685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3241265A Withdrawn JPH0582798A (en) | 1991-09-20 | 1991-09-20 | Semiconductor memory device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582798A (en) |
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-
1991
- 1991-09-20 JP JP3241265A patent/JPH0582798A/en not_active Withdrawn
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