JPH0582798A - Semiconductor memory device and its manufacture - Google Patents

Semiconductor memory device and its manufacture

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JPH0582798A
JPH0582798A JP24126591A JP24126591A JPH0582798A JP H0582798 A JPH0582798 A JP H0582798A JP 24126591 A JP24126591 A JP 24126591A JP 24126591 A JP24126591 A JP 24126591A JP H0582798 A JPH0582798 A JP H0582798A
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JP
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gate electrode
channel region
region
floating gate
conductivity type
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Application number
JP24126591A
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Japanese (ja)
Inventor
Masakazu Fujiwara
正和 藤原
Original Assignee
Fujitsu Ltd
富士通株式会社
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Abstract

PURPOSE:To provide a semiconductor memory device which enables improvement of reliability and manufacturing yield, and a manufacture method thereof by ensuring stable write operation by enlarging potential margin of a selective gate electrode during write and by preventing generation of a leak current between a source and a drain in the case of excessive erasing. CONSTITUTION:In a memory transistor 23 and a selective transistor 24 which are adjacent each other to constitute one memory cell, impurity concentration of a p-type channel region 15 below a selective gate electrode 22 of the memory transistor 23 is higher than impurity concentration of a p-type channel region 14 below a floating gate 18 of the selective transistor 24.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は半導体記憶装置に係り、 The present invention relates relates to a semiconductor memory device,
特に浮遊ゲート電極をもつ記憶トランジスタとこれに隣接する選択トランジスタとを一組として情報記憶部の構成単位とする不揮発性半導体記憶装置に関する。 And more particularly to a nonvolatile semiconductor memory device according to the structural unit of the information storage unit and a storage transistor having a floating gate electrode and the selection transistor adjacent thereto as a set.

【0002】 [0002]

【従来の技術】従来の半導体記憶装置を図4を用いて説明する。 BACKGROUND OF THE INVENTION Conventional semiconductor memory device will be described with reference to FIG. p型単結晶シリコン基板31表面に、n型ソース領域32及びn型ドレイン領域33が相対して形成され、これらの間にはp型チャネル領域36が形成されている。 The p-type single crystal silicon substrate 31 surface, the n-type source region 32 and the n-type drain region 33 are formed relative, p-type channel region 36 between them is formed.

【0003】このp型チャネル領域36の内、n型ドレイン領域33に隣接する領域上には、ゲート酸化膜37 [0003] Among the p-type channel region 36, the region adjacent to the n-type drain region 33, gate oxide film 37
を介して、不純物が添加された多結晶シリコン層からなる浮遊ゲート電極38が形成され、またこの浮遊ゲート電極38上には、シリコン酸化膜39を介して、同様に不純物が添加された多結晶シリコン層からなる制御ゲート電極40が形成されている。 Through the floating gate electrode 38 made of polycrystalline silicon layer to which an impurity is added it is formed, also on the on the floating gate electrode 38, through the silicon oxide film 39, similarly polycrystalline impurity is added the control gate electrode 40 made of a silicon layer is formed.

【0004】更に、浮遊ゲート電極38の側面並びに制御ゲート電極40の側面及び表面には、シリコン酸化膜41が形成されている。 [0004] Further, the side surface and the side surface and the surface of the control gate electrode 40 of the floating gate electrode 38, a silicon oxide film 41 is formed. そしてp型チャネル領域36の内、n型ソース領域32に隣接する領域上には、同じくゲート酸化膜37を介して、不純物が添加された多結晶シリコン層からなる選択ゲート電極42が形成され、浮遊ゲート電極38及び制御ゲート電極40とシリコン酸化膜41を介して隣接している。 And among the p-type channel region 36, the region adjacent to the n-type source region 32, also through the gate oxide film 37, the selection gate electrode 42 made of polycrystalline silicon layer to which an impurity is added is formed, It is adjacent via the floating gate electrode 38 and control gate electrode 40 and the silicon oxide film 41.

【0005】こうしてp型チャネル領域36上に、ゲート酸化膜37を介して、浮遊ゲート電極38及び制御ゲート電極40を有する記憶トランジスタ43と、選択ゲート電極42を有する選択トランジスタ44とが隣接して形成され、これらが一組となって半導体記憶装置の情報記憶部の構成単位、即ち1メモリセルを構成している。 [0005] Thus on the p-type channel region 36, through the gate oxide film 37, a floating storage transistor 43 having a gate electrode 38 and control gate electrode 40, adjacent a select transistor 44 having a selection gate electrode 42 is formed, they constitute the structural units of the information storage unit of the semiconductor memory device is a set, i.e. the first memory cell.

【0006】次に、動作を説明する。 [0006] Next, the operation will be described. 情報記憶は、浮遊ゲート電極38に電荷を蓄積することによって行なう。 Information storage is performed by accumulating charges in the floating gate electrode 38.
従って、その記憶動作は以下のようにしてなされる。 Thus, the storage operation is done as follows. 即ち、選択ゲート電極42をしきい値V TH近傍に、制御ゲート電極40を例えば12Vの高電位に、n型ドレイン領域33を例えば5Vの高電位に、n型ソース領域32 That is, the selection gate electrode 42 in the vicinity of the threshold V TH, the high potential of the control gate electrode 40 for example 12V, the n-type drain region 33, for example, in a high potential of 5V, n-type source region 32
を例えば0Vに、それぞれ設定する。 In the example 0V, thereby setting respectively.

【0007】これにより、選択ゲート電極42下方のp [0007] Thus, the selection gate electrode 42 below the p
型チャネル領域36と浮遊ゲート電極38下方のp型チャネル領域36との間に、高い電位差が発生する。 Between the type channel region 36 and the floating gate electrode 38 below the p-type channel region 36, a high potential difference is generated. この高電位差により、ホットエレクトロンが発生し、ゲ−ト酸化膜37を突き抜けて浮遊ゲート電極38に注入される。 The high potential difference, hot electrons are generated, gate - is injected penetrate the gate oxide film 37 into the floating gate electrode 38. こうして浮遊ゲート電極38に負の電荷が蓄積し、 Negative charges are accumulated in this manner the floating gate electrode 38,
情報書き込みが完了する。 Information writing is completed.

【0008】 [0008]

【発明が解決しようとする課題】上記従来の半度記憶装置において、その書き込み動作の要点は、(1)n型ソース領域32とn型ドレイン領域13との間の電位差が、ゲ−ト酸化膜37の障壁ポテンシャルよりも大きいこと、(2)記憶トランジスタ43の浮遊ゲート電極3 In [0007] the conventional semi-degree storage device, main points of the write operation, the potential difference between (1) n-type source region 32 and the n-type drain region 13, gate - gate oxide larger than the barrier potential of the film 37, (2) the floating gate electrode 3 of the memory transistor 43
8下のp型チャネル領域36は強く反転する一方で、選択トランジスタ44の選択ゲート電極42下のp型チャネル領域36はちょうど反転層ができた状態であることの2点にある。 p-type channel region 36 of the bottom 8 While strongly inverted, in two points that the p-type channel region 36 of the select gate electrode 42 below the select transistor 44 is in a state just could inversion layer.

【0009】従って、記憶トランジスタ43のp型チャネル領域36に強い反転層を形成し易くするためには、 Accordingly, in order to facilitate formation of a strong inversion layer in the p-type channel region 36 of the memory transistor 43,
p型チャネル領域36の不純物濃度を低濃度にする必要があった。 The impurity concentration of the p-type channel region 36 had to be a low concentration. しかし、記憶トランジスタ43のp型チャネル領域36も、選択トランジスタ44のp型チャネル領域36も、一括して同時に形成されるため、その不純物領域濃度は均一である。 However, p-type channel region 36 of the memory transistor 43, p-type channel region 36 of the select transistor 44 also to be formed simultaneously in a lump, the impurity area density is uniform.

【0010】このため、他方の選択トランジスタ44のしきい値V THは低くなり、且つ選択トランジスタ44のp型チャネル領域36の反転の度合のゲート電位依存が急俊であるため、書き込み時の選択ゲート電極42の電位マージンが少なくなり、書き込みが安定しないという問題があった。 [0010] Selection of this reason, the threshold value V TH of the other selection transistor 44 becomes low, and therefore the gate voltage dependence of the reversal of the degree of p-type channel region 36 of the select transistor 44 is abruptly Shun, when writing potential margin of the gate electrode 42 is reduced, the writing has a problem of unstable. また、消去時に浮遊ゲート電極38から電荷を引き抜き過ぎて、記憶トランジスタ43がデプレッション状態になってしまう、いわゆる過消去の場合、 Also, too pull charge from the floating gate electrode 38 at the time of erasing, the memory transistor 43 becomes a depletion state, in the case of so-called over-erased,
選択トランジスタ44のオフ時にも、n型ソース領域3 Even when off of the selection transistor 44, n-type source region 3
2とn型ドレイン領域33との間にリーク電流が大きくなく流れるという問題もあった。 Leakage current is a problem that flow be greater between the 2 and the n-type drain region 33.

【0011】特に、選択ゲート電極42が、浮遊ゲート電極38及び制御ゲート電極40の側面にシリコン酸化膜41を介して形成されたサイドウォール構造である場合には、その長さ、即ち選択ゲート電極42下のp型チャネル領域36の長さが0.2μm程度と極めて短くなるため、この選択トランジスタ44オフ時におけるn型ソース領域32、n型ドレイン領域33間のリーク電流が増大する傾向にあった。 [0011] Particularly, if the selected gate electrode 42, a sidewall structure formed through the silicon oxide film 41 on the side surfaces of the floating gate electrode 38 and control gate electrode 40, the length, i.e. the selection gate electrode for 42 length below the p-type channel region 36 is very short as about 0.2 [mu] m, a tendency to leak current between the n-type source region 32, n-type drain region 33 at the time of the selection transistor 44 off increases It was.

【0012】そこで本発明は、書き込み時の選択ゲート電極の電位マージンを大きくして安定した書き込み動作を確保すると共に、過消去の場合におけるソース、ドレイン間のリーク電流の発生を防止することにより、信頼性と製造歩留まりの向上を実現することができる半導体記憶装置及びその製造方法を提供することを目的とする。 [0012] The present invention is to ensure a stable write operation by increasing the potential margin of the writing time of the selection gate electrode, by preventing source, generation of leakage current between the drain in the case of over-erased, and to provide a semiconductor memory device and a manufacturing method thereof which can realize the improvement of the reliability and manufacturing yield.

【0013】 [0013]

【課題を解決するための手段】上記課題は、第1導電型の半導体基板と、前記半導体基板表面に形成された第2 The object, according to an aspect of the semiconductor substrate of a first conductivity type, a second formed on the semiconductor substrate surface
導電型のソース領域と、前記半導体基板表面に形成され、前記ソース領域と相対する第2導電型のドレイン領域と、前記ソース領域と前記ドレイン領域とに挟まれ、 And the conductivity type of the source region, the formed on the semiconductor substrate surface, and the source region and an opposite second conductivity type drain region, sandwiched between the source region and the drain region,
前記ドレイン領域に隣接する第1のチャネル領域と、前記ソース領域と前記第1のチャネル領域とに挟まれた第2のチャネル領域と、前記第1のチャネル領域上に、第1のゲート絶縁膜を介して形成された浮遊ゲート電極と、前記浮遊ゲート電極上に、第1の絶縁膜を介して形成された制御ゲート電極と、前記第2のチャネル領域上に第2のゲート絶縁膜を介して形成され、前記浮遊ゲート電極と第2の絶縁膜を介して隣接する選択ゲート電極とを有し、前記第2のチャネル領域の第1導電型の不純物濃度が、前記第1のチャネル領域の第1導電型の不純物濃度より高濃度であることを特徴とする半導体記憶装置によって達成される。 A first channel region adjacent to the drain region, and a second channel region sandwiched between said source region and the first channel region, wherein the first channel region, the first gate insulating film a floating gate electrode formed via a on the floating gate electrode via a first insulating film control gate electrode formed via a second gate insulating film on the second channel region formed Te, and a selection gate electrode adjacent via the floating gate electrode and the second insulating film, the impurity concentration of the first conductivity type in the second channel region, said first channel region it is achieved by a semiconductor memory device which is a higher concentration than the impurity concentration of the first conductivity type.

【0014】また、上記課題は、第1導電型の半導体基板表面に、第1導電型の不純物を添加して第1のチャネル領域を形成する工程と、前記第1のチャネル領域上に、ゲート絶縁膜、第1の導電層、第1の絶縁膜、及び第2の導電層を順に積層した後、所定の形状にパターニングして前記第1の導電層からなる浮遊ゲート電極及び前記第2の導電層からなる制御ゲート電極を形成する工程と、全面にレジストを塗布した後、前記レジストをパターニングして、前記浮遊ゲート電極及び前記制御ゲート電極の一部分並びに前記一部分に隣接する選択ゲート電極形成予定領域を開口する工程と、前記パターニングしたレジストと前記制御ゲート電極及び前記浮遊ゲート電極とをマスクとして、前記選択ゲート電極形成予定領域の前記半導体基板 Further, the problem is the first conductivity type semiconductor substrate, forming a first channel region by adding an impurity of a first conductivity type, said first channel region, a gate insulating film, first conductive layer, a first insulating film, and the second after the conductive layer are stacked in this order, and patterned into a predetermined shape floating gate electrode and the second consisting of the first conductive layer forming a control gate electrode made of a conductive layer, a resist is applied on the entire surface, the resist is patterned, the selection gate electrode formation planned adjacent portion and the portion of the floating gate electrode and said control gate electrode a step for exposing the region, as the patterned resist and the control gate electrode and the mask and said floating gate electrode, the semiconductor substrate of the selection gate electrode formation region 面に第1導電型の不純物を選択的に添加し、第2のチャネル領域を形成する工程と、前記ゲート絶縁膜を介して前記第2のチャネル領域上に位置し、前記浮遊ゲート電極及び前記制御ゲート電極と第2 A first conductivity type impurity is selectively added to the surface, forming a second channel region, located in the second channel region through the gate insulating film, the floating gate electrode and said the control gate electrode and the second
の絶縁膜を介して隣接する選択ゲート電極を形成する工程と、前記浮遊ゲート電極及び前記制御ゲート電極と前記選択ゲート電極とをマスクとして、前記半導体基板表面に第2導電型の不純物を選択的に添加し、前記第2のチャネル領域に隣接するソース領域及び前記第1のチャネル領域に隣接するドレイン領域を形成する工程とを有することを特徴とする半導体記憶装置の製造方法によって達成される。 The insulating film via a step of forming the adjacent selection gate electrodes as a mask and the selection gate electrode and the floating gate electrode and said control gate electrode, selectively a second conductivity type impurity into the semiconductor substrate surface was added to, is achieved by a method of manufacturing a semiconductor memory device characterized by a step of forming said source and drain regions adjacent to the first channel region adjacent to the second channel region.

【0015】 [0015]

【作用】以上のように本発明では、選択トランジスタを構成する選択ゲート電極下方の第2のチャネル領域が相対的に高濃度であることにより、選択トランジスタのしきい値V THを高く設定することができると共に、第2のチャネル領域の反転の度合いのゲート電位依存が急俊でなくなるため、書き込み時の選択ゲート電極の電位マージンが大きくなり、安定した動作を行なうことができる。 [Action] In the present invention, as described above, by the second channel region of the select gate electrode lower constituting the selection transistor is relatively high concentration, to set a high threshold V TH of the selected transistor it is, for inverting gate voltage dependence of the degree of the second channel region is not steep, the potential margin of the selection gate electrode during writing is increased, it is possible to perform stable operation.

【0016】また、記憶トランジスタをデプレッション状態とする過消去の場合でも、選択トランジスタのオフ時におけるリーク電流の発生を防止することができる。 Further, even when the memory transistor over-erased to a depletion state, it is possible to prevent the occurrence of leakage current in the OFF selection transistor.
他方、記憶トランジスタを構成する浮遊ゲート電極下方の第1のチャネル領域が相対的に低濃度であることにより、強い反転層を容易に形成することができる。 On the other hand, by a first channel region of the floating gate electrode lower constituting the memory transistor is relatively low concentration, it is possible to easily form a strong inversion layer.

【0017】 [0017]

【実施例】以下、本発明を図示する実施例に基づいて説明する。 BRIEF DESCRIPTION based on examples illustrating the present invention. 図1は、本発明の一実施例による半導体記憶装置を示す断面図である。 Figure 1 is a sectional view showing a semiconductor memory device according to an embodiment of the present invention. 抵抗率10Ωcmのp型単結晶シリコン基板11表面に、n型ソース領域12及びn型ドレイン領域13が相対して形成されている。 A p-type single crystal silicon substrate 11 surface resistivity 10 .OMEGA.cm, n-type source region 12 and the n-type drain region 13 are formed relative. そしてこれらn型ソース領域12及びn型ドレイン領域13の間には、n型ドレイン領域13に隣接するp型チャネル領域14とn型ソース領域12に隣接するp型チャネル領域15とからなるp型チャネル領域16が形成されている。 And between these n-type source region 12 and the n-type drain region 13, p-type consisting of p-type channel region 15 which is adjacent to the p-type channel region 14 and the n-type source region 12 adjacent to the n-type drain region 13 channel region 16 is formed.

【0018】ここで、p型チャネル領域15のp型不純物濃度が、p型チャネル領域14のp型不純物濃度より高濃度であることに、本実施例の特徴がある。 [0018] Here, the p-type impurity concentration of the p-type channel region 15, that is a high concentration p-type impurity concentration of the p-type channel region 14, there is a feature of this embodiment. 一方のp One of the p
型チャネル領域14上には、ゲート酸化膜17を介して、P(リン)が添加された多結晶シリコン層からなる浮遊ゲート電極18が形成されている。 On type channel region 14, through the gate oxide film 17, floating gate electrode 18 made of polycrystalline silicon layer which is added P (phosphorus) is formed. また、この浮遊ゲート電極18上には、シリコン酸化膜19を介して、 Further, on the floating gate electrode 18, through the silicon oxide film 19,
同様にPが添加された多結晶シリコン層からなる制御ゲート電極20が形成されている。 The control gate electrode 20 made of polycrystalline silicon layer P is added is formed in the same manner. 更に、浮遊ゲート電極18の側面並びに制御ゲート電極20の側面及び表面には、シリコン酸化膜21が形成されている。 Further, the side surface and the side surface and the surface of the control gate electrode 20 of the floating gate electrode 18, a silicon oxide film 21 is formed.

【0019】他方のp型チャネル領域上には、同じくゲート酸化膜17を介して、同様にPが添加された多結晶シリコン層からなる選択ゲート電極22が形成され、浮遊ゲート電極18及び制御ゲート電極20とシリコン酸化膜21を介して隣接している。 [0019] On the other p-type channel region, also through the gate oxide film 17, likewise P is selected gate electrode 22 is formed of a polycrystalline silicon layer is added, the floating gate electrode 18 and control gate They are adjacent to each other through the electrode 20 and the silicon oxide film 21. こうして相対的に低濃度であるp型チャネル領域15上にゲート酸化膜17を介して形成された浮遊ゲート電極18を有する記憶トランジスタ23と、相対的に高濃度であるp型チャネル領域15上にゲート酸化膜17を介して形成された選択ゲート電極22を有する選択トランジスタ24とが、一組として隣接し、半導体記憶装置の1メモリセルを構成している。 Thus relative to the storage transistor 23 having a p-type channel region 15 a floating gate electrode 18 formed via a gate oxide film 17 on the low concentration, on the p-type channel region 15 is a relatively high concentration a select transistor 24 having a selection gate electrode 22 formed via a gate oxide film 17, adjacent a pair constitute a first memory cell of a semiconductor memory device.

【0020】次に、図1に示す半導体記憶装置の製造方法を、図2及び図3を用いて説明する。 Next, a method of manufacturing the semiconductor memory device shown in FIG. 1 will be described with reference to FIGS. 抵抗率10Ωc Resistivity 10Ωc
mのp型単結晶シリコン基板11表面に、イオン打ち込み法を用い、加速電圧40keV、ドーズ量1×10 12 a p-type single crystal silicon substrate 11 surface of m, using ion implantation, the acceleration voltage 40 keV, a dose of 1 × 10 12
cm -2の条件でB + (ホウ素イオン)を注入し、p型チャネル領域14を形成する。 B + (boron ions) are implanted under the conditions of cm -2, to form a p-type channel region 14.

【0021】また、温度950℃、塩酸と酸素の雰囲気中で熱酸化を行ない、p型チャネル領域14上に、厚さ10nmのゲート酸化膜17を形成する。 Further, the temperature 950 ° C., subjected to thermal oxidation in hydrochloric acid and oxygen atmosphere, on the p-type channel region 14, a gate oxide film 17 having a thickness of 10 nm. 続いて、このゲート酸化膜17上に、CVD(Chemical Vapor Depos Subsequently, on the gate oxide film 17, CVD (Chemical Vapor Depos
ition )法を用い、厚さ200nmの多結晶シリコン層18aを、Pを導入しつつ形成する。 ition) method using a polycrystalline silicon layer 18a having a thickness of 200 nm, is formed while introducing P. また、温度100 In addition, a temperature of 100
0℃、塩酸と酸素の雰囲気中で熱酸化を行ない、多結晶シリコン層18a上に、厚さ30nmのシリコン酸化膜19を形成する。 0 ° C., subjected to thermal oxidation in an atmosphere of hydrochloric acid and oxygen, on the polycrystalline silicon layer 18a, a silicon oxide film 19 having a thickness of 30 nm. 続いて、このシリコン酸化膜19上に、再びCVD法を用い、厚さ400nmの多結晶シリコン層20aを、Pを導入しつつ形成する(図2(a) Subsequently, on the silicon oxide film 19, again by CVD, a polycrystalline silicon layer 20a having a thickness of 400 nm, is formed while introducing P (FIGS. 2 (a)
参照)。 reference).

【0022】次いで、フォトリソグラフィ技術を用いて所定の形状にパターニングした同一のレジストをマスクとし、異方性エッチングにより、多結晶シリコン層20 [0022] Then, a mask of the same resist was patterned into a predetermined shape by photolithography, by anisotropic etching, the polycrystalline silicon layer 20
a、シリコン酸化膜19及び多結晶シリコン層18aを連続的にエッチングする。 a, continuously etching the silicon oxide film 19 and the polycrystalline silicon layer 18a. 続いて、レジストを除去した後、温度1000℃、塩酸と酸素の雰囲気中で熱酸化を行ない、露出した多結晶シリコン層18aの側面並びに多結晶シリコン層20aの側面及び表面に、厚さ30n Subsequently, after removing the resist, the temperature 1000 ° C., subjected to thermal oxidation in hydrochloric acid and an oxygen atmosphere, the sides and surface of the side surface and the polycrystalline silicon layer 20a of the polycrystalline silicon layer 18a exposed, thickness 30n
mのシリコン酸化膜21を形成する。 Forming a silicon oxide film 21 m.

【0023】こうしてパターニングした多結晶シリコン層18a、20aからなる浮遊ゲート電極18及び制御ゲート電極20をそれぞれ形成する(図2(b)参照)。 [0023] Thus patterned polycrystalline silicon layer 18a, forming the floating gate electrode 18 and the control gate electrode 20 made of 20a respectively (see Figure 2 (b)). 次いで、全面にレジスト25を塗布した後、フォトリソグラフィ技術を用いてパターニングを行ない、浮遊ゲート電極18及び制御ゲート電極20の一部分並びにこれに隣接する選択ゲート電極形成予定領域を開口する。 Then, after applying the entire surface resist 25 performs patterning by photolithography, to open a portion and the selection gate electrode formation region adjacent thereto of the floating gate electrode 18 and the control gate electrode 20.

【0024】続いて、このパターニングしたレジスト2 [0024] Subsequently, a resist 2 was the patterning
5と制御ゲート電極20及び浮遊ゲート電極18とをマスクとして、加速電圧40keV、ドーズ量9×10 12 5 and the control gate electrode 20 and the floating gate electrode 18 as a mask, an acceleration voltage 40 keV, a dose of 9 × 10 12
cm cm -2の条件でB +のイオン打ち込みを行ない、p型単結晶シリコン基板11表面にp型チャネル領域15を形成する(図2(c)参照)。 It performs B + ion implantation -2 conditions, to form a p-type channel region 15 in the p-type single crystal silicon substrate 11 surface (see FIG. 2 (c)). 次いで、レジスト25を除去した後、CVD法を用い、厚さ400nmの多結晶シリコン層22aを、Pを導入しつつ全面に形成する。 Then, after removing the resist 25, using the CVD method, a polycrystalline silicon layer 22a having a thickness of 400 nm, is formed over the entire surface while introducing P. 続いて、全面にレジスト26を塗布した後、フォトリソグラフィ技術を用いてパターニングを行ない、選択ゲート電極形成予定領域並びにこれに隣接する浮遊ゲート電極18及び制御ゲート電極20の一部分にレジスト26を残存させる。 Subsequently, after coating a resist 26 on the entire surface, subjected to patterning by photolithography to leave the resist 26 to a portion of the floating gate electrode 18 and the control gate electrode 20 adjacent to the selection gate electrode formation region and which .

【0025】続いて、このパターニングしたレジスト2 [0025] Subsequently, a resist 2 was the patterning
6をマスクとして、多結晶シリコン層22aに等方性イオンエッチングを施し、選択ゲート電極形成予定領域並びにこれに隣接する浮遊ゲート電極18及び制御ゲート電極20の一部分のみに多結晶シリコン層22aを残存させる(図3(a)参照)。 6 as a mask, subjected to isotropic ion etching the polysilicon layer 22a, the remaining polycrystalline silicon layer 22a only a portion of the floating gate electrode 18 and the control gate electrode 20 adjacent to the region where and which the selection gate electrode formed causes (see Figure 3 (a)). 次いで、レジスト26を除去した後、残存する多結晶シリコン層22aに異方性イオンエッチングを施し、選択ゲート電極22を形成する。 Then, after removing the resist 26 is subjected to anisotropic ion etching the polysilicon layer 22a remaining to form the selection gate electrode 22. 従って、この選択ゲート電極22は、浮遊ゲート電極18及び制御ゲート電極20の側面にシリコン酸化膜21を介して隣接するサイドウォール形状をなしている。 Therefore, the selection gate electrode 22 through the silicon oxide film 21 forms an adjacent sidewall shape on the side surfaces of the floating gate electrode 18 and the control gate electrode 20.

【0026】続いて、浮遊ゲート電極18及び制御ゲート電極20と選択ゲート電極22とをマスクとして、p [0026] Subsequently, a floating gate electrode 18 and the control gate electrode 20 and the selection gate electrode 22 as a mask, p
型単結晶シリコン基板11表面に、加速電圧100ke The type single crystal silicon substrate 11 surface, the acceleration voltage 100ke
V、ドーズ量4×10 14 cm -2の条件でAs + (ヒ素イオン)のイオン打ち込みを行ない、p型チャネル領域1 V, performs ion implantation of As + (arsenic ions) at a dose of 4 × 10 14 cm -2, p-type channel region 1
5に隣接するn型ソース領域12と、p型チャネル領域14に隣接するn型ドレイン領域13とを形成する。 And n-type source region 12 adjacent to the 5, to form the n-type drain region 13 adjacent to the p-type channel region 14. こうしてn型ソース領域12とn型ドレイン領域13との間に、p型チャネル領域14とp型チャネル領域15とからなるp型チャネル領域16を形成する。 Thus between the n-type source region 12 and the n-type drain region 13, to form a p-type channel region 16 of p-type channel region 14 and the p-type channel region 15.

【0027】最後に、温度900℃、窒素雰囲気中で2 [0027] Finally, the temperature 900 ℃, 2 in a nitrogen atmosphere
0分間のアニール処理を行ない、イオン打ち込みによって注入した不純物を電気的に活性化する。 It performs an annealing treatment for 10 minutes, to electrically activate the impurities implanted by ion implantation. こうして相対的に低濃度であるp型チャネル領域15上にゲート酸化膜17を介して浮遊ゲート電極18を有する記憶トランジスタ23と、相対的に高濃度であるp型チャネル領域15上にゲート酸化膜17を介して選択ゲート電極22 Thus a relatively low concentration and memory transistor 23 having a floating gate electrode 18 through the gate oxide film 17 on the p-type channel region 15 is a relatively high concentration gate oxide film on the p-type channel region 15 is selected through the 17 gate electrode 22
を有する選択トランジスタ24とを1メモリセルとする半導体記憶装置を完成する(図3(b)参照)。 The first memory cell and a selection transistor 24 having to complete a semiconductor memory device (see Figure 3 (b)).

【0028】このように本実施例によれば、選択トランジスタ24を構成する選択ゲート電極22下方のp型チャネル領域15が相対的に高濃度であることにより、選択トランジスタ24のしきい値V THを高く設定することができる。 According to the present embodiment, by the selection gate electrode 22 below the p-type channel region 15 constituting the selection transistor 24 is relatively high concentration, the threshold V TH of the selection transistor 24 it can be set high. また、p型チャネル領域15の反転の度合いのゲート電位依存が急俊でなくなる。 Further, the gate voltage dependence of the degree of inversion of the p-type channel region 15 is no longer steep. このため、書き込み時の選択ゲート電極22の電位マージンが大きくなり、安定した動作を行なうことができる。 Therefore, the potential margin of the selection gate electrode 22 during writing is increased, it is possible to perform stable operation.

【0029】また、消去セルのデータ読み出しマージンを増大させるため、記憶トランジスタ24をデプレッション状態とする過消去を行なう場合が多いが、この過消去の場合でも、p型チャネル領域15が相対的に高濃度であることにより、選択トランジスタ24のオフ時におけるリーク電流の発生を防止することができる。 Further, in order to increase the data read margin of the erase cell, but the memory transistor 24 is often carried over erased to a depletion state, even if the over-erased, p-type channel region 15 is relatively high by the concentration, it is possible to prevent generation of a leakage current when off the selection transistor 24. 他方、 On the other hand,
記憶トランジスタ23を構成する浮遊ゲート電極18下方のp型チャネル領域14が相対的に低濃度であることにより、強い反転層を容易に形成することができる。 By floating the gate electrode 18 below the p-type channel region 14 constituting the memory transistor 23 is relatively low concentration, it is possible to easily form a strong inversion layer.

【0030】 [0030]

【発明の効果】以上のように本発明によれば、選択トランジスタを構成する選択ゲート電極下方の第2のチャネル領域の不純物濃度が、記憶トランジスタを構成する浮遊ゲート電極下方の第1のチャネル領域の不純物濃度より高濃度であることにより、書き込み時の選択ゲート電極の電位マージンが大きくなって安定した動作を行なうことができるため、また過消去の場合におけるソース、 According to the present invention as described above, according to the present invention, the impurity concentration of the second channel region of the select gate electrode lower constituting the selection transistor, a first channel region of the floating gate electrode lower constituting the memory transistors by a higher concentration than the impurity concentration of, for it is possible to perform a stable operation voltage margin of the selection gate electrode during writing is increased, and the source in the case of over-erased,
ドレイン間のリーク電流の発生を防止することができるため、信頼性と製造歩留まりの向上を実現することができる。 It is possible to prevent the occurrence of a leakage current between the drain, it is possible to realize improvement of reliability and manufacturing yield.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例による半導体記憶装置を示す断面図である。 It is a sectional view showing a semiconductor memory device according to an embodiment of the present invention; FIG.

【図2】図1に示す半導体記憶装置の製造方法を説明するための工程図(その1)である。 It is a [2] process diagram for explaining the method of manufacturing the semiconductor memory device shown in FIG. 1 (Part 1).

【図3】図1に示す半導体記憶装置の製造方法を説明するための工程図(その2)である。 A [3] process diagram for explaining the method of manufacturing the semiconductor memory device shown in FIG. 1 (Part 2).

【図4】従来の半導体記憶装置を説明するための図である。 4 is a diagram for explaining a conventional semiconductor memory device.

【符号の説明】 DESCRIPTION OF SYMBOLS

11…p型単結晶シリコン基板 12…n型ソース領域 13…n型ドレイン領域 14、15、16…p型チャネル領域 17…ゲート酸化膜 18a、20a、22a…多結晶シリコン層 18…浮遊ゲート電極 19、21…シリコン酸化膜 20…制御ゲート電極 22…選択ゲート電極 23…記憶トランジスタ 24…選択トランジスタ 25、26…レジスト 31…p型単結晶シリコン基板 32…n型ソース領域 33…n型ドレイン領域 36…p型チャネル領域 37…ゲート酸化膜 38…浮遊ゲート電極 39、41…シリコン酸化膜 40…制御ゲート電極 42…選択ゲート電極 43…記憶トランジスタ 44…選択トランジスタ 11 ... p-type single crystal silicon substrate 12 ... n-type source region 13 ... n-type drain region 14, 15, 16 ... p-type channel region 17 ... gate oxide film 18a, 20a, 22a ... polycrystal silicon layer 18 ... floating gate electrode 19,21 ... silicon oxide film 20 ... control gate electrode 22 ... selection gate electrode 23 ... storage transistor 24 ... select transistors 25 and 26 ... resist 31 ... p-type single crystal silicon substrate 32 ... n-type source region 33 ... n-type drain region 36 ... p-type channel region 37 ... gate oxide film 38 ... floating gate electrode 39, 41 ... silicon oxide film 40 ... control gate electrode 42 ... selection gate electrode 43 ... storage transistors 44 ... select transistor

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 第1導電型の半導体基板と、 前記半導体基板表面に形成された第2導電型のソース領域と、 前記半導体基板表面に形成され、前記ソース領域と相対する第2導電型のドレイン領域と、 前記ソース領域と前記ドレイン領域とに挟まれ、前記ドレイン領域に隣接する第1のチャネル領域と、 前記ソース領域と前記第1のチャネル領域とに挟まれた第2のチャネル領域と、 前記第1のチャネル領域上に、第1のゲート絶縁膜を介して形成された浮遊ゲート電極と、 前記浮遊ゲート電極上に、第1の絶縁膜を介して形成された制御ゲート電極と、 前記第2のチャネル領域上に第2のゲート絶縁膜を介して形成され、前記浮遊ゲート電極と第2の絶縁膜を介して隣接する選択ゲート電極とを有し、 前記第2のチャネル領域の第1導電 A semiconductor substrate of claim 1 the first conductivity type, a second conductivity type source region formed in the semiconductor substrate surface, wherein formed on the semiconductor substrate surface, of the opposite second conductivity type and the source region a drain region, said sandwiched between the source region and the drain region, a first channel region adjacent to the drain region, and the source region and the first second channel region sandwiched between the channel region , the first channel region, the first floating gate electrode formed through a gate insulating film, over the floating gate electrode, and a control gate electrode formed via a first insulating film, is formed through a second gate insulating film on the second channel region, and a selection gate electrode adjacent via the floating gate electrode and the second insulating layer, said second channel region the first conductive の不純物濃度が、 The impurity concentration of,
    前記第1のチャネル領域の第1導電型の不純物濃度より高濃度であることを特徴とする半導体記憶装置。 The semiconductor memory device which is a higher concentration than the impurity concentration of the first conductivity type of the first channel region.
  2. 【請求項2】 第1導電型の半導体基板表面に、第1導電型の不純物を添加して第1のチャネル領域を形成する工程と、 前記第1のチャネル領域上に、ゲート絶縁膜、第1の導電層、第1の絶縁膜、及び第2の導電層を順に積層した後、所定の形状にパターニングして前記第1の導電層からなる浮遊ゲート電極及び前記第2の導電層からなる制御ゲート電極を形成する工程と、 全面にレジストを塗布した後、前記レジストをパターニングして、前記浮遊ゲート電極及び前記制御ゲート電極の一部分並びに前記一部分に隣接する選択ゲート電極形成予定領域を開口する工程と、 前記パターニングしたレジストと前記制御ゲート電極及び前記浮遊ゲート電極とをマスクとして、前記選択ゲート電極形成予定領域の前記半導体基板表面に第1導電型 To 2. A first conductivity type semiconductor substrate, forming a first channel region by adding an impurity of a first conductivity type, said first channel region, a gate insulating film, first first conductive layer, a first insulating film, and a second after the conductive layer are stacked in this order, a predetermined patterning to form to the floating gate electrode and the second consisting of the first conductive layer of the conductive layer forming a control gate electrode, a resist is applied on the entire surface, patterning the resist, to open a portion and the selection gate electrode formation region adjacent to the portion of the floating gate electrode and said control gate electrode a step, as the patterned resist and the control gate electrode and the mask and said floating gate electrode, a first conductivity type in the semiconductor substrate surface of the selection gate electrode formation region の不純物を選択的に添加し、第2のチャネル領域を形成する工程と、 前記ゲート絶縁膜を介して前記第2のチャネル領域上に位置し、前記浮遊ゲート電極及び前記制御ゲート電極と第2の絶縁膜を介して隣接する選択ゲート電極を形成する工程と、 前記浮遊ゲート電極及び前記制御ゲート電極と前記選択ゲート電極とをマスクとして、前記半導体基板表面に第2導電型の不純物を選択的に添加し、前記第2のチャネル領域に隣接するソース領域及び前記第1のチャネル領域に隣接するドレイン領域を形成する工程とを有することを特徴とする半導体記憶装置の製造方法。 Was added impurities selectively, forming a second channel region, through the gate insulating film located on the second channel region, said floating gate electrode and said control gate electrode and the second the insulating film via a step of forming the adjacent selection gate electrodes as a mask and the selection gate electrode and the floating gate electrode and said control gate electrode, selectively a second conductivity type impurity into the semiconductor substrate surface the method of manufacturing a semiconductor memory device is added, and having a step of forming the source and drain regions adjacent to the first channel region adjacent to the second channel region.
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