JPH0582615A - 半導体装置のバーンインテスト装置 - Google Patents
半導体装置のバーンインテスト装置Info
- Publication number
- JPH0582615A JPH0582615A JP3240698A JP24069891A JPH0582615A JP H0582615 A JPH0582615 A JP H0582615A JP 3240698 A JP3240698 A JP 3240698A JP 24069891 A JP24069891 A JP 24069891A JP H0582615 A JPH0582615 A JP H0582615A
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- lsis
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Abstract
(57)【要約】
【目的】ダイナミックＢＴを行なうＢＴ板上に、ＢＴ中
にＬＳＩが異常動作を行なった事を確認するための装置
を取り付け、ＢＴ中のＬＳＩの異常を検出するＢＴ装置
をより簡便に提供することにある。 【構成】ＬＳＩ１０２，ＬＳＩ１０３は、内蔵するメモ
リに格納したＢＴ用プログラムによりダイナミックＢＴ
を実行する。ＢＴ板１０１上には、ＬＳＩ１０２，１０
３から出力される信号１１２，１１３を入力とする記憶
手段１０４，１０５と、記憶手段１０４，１０５の内容
を表示する表示装置１０６，１０７を設ける。ＢＴ中に
ＬＳＩが異常動作した時、ＬＳＩの出力信号１１２又は
１１３は内部メモリに格納するＢＴ用プログラムにより
ＬＯＷ→ＨＩＧＨに変化し記憶手段１０４又は１０５は
ＨＩＧＨを記憶して、表示装置１０６，１０７に表示す
る事により、ＬＳＩの異常動作を検出する。
にＬＳＩが異常動作を行なった事を確認するための装置
を取り付け、ＢＴ中のＬＳＩの異常を検出するＢＴ装置
をより簡便に提供することにある。 【構成】ＬＳＩ１０２，ＬＳＩ１０３は、内蔵するメモ
リに格納したＢＴ用プログラムによりダイナミックＢＴ
を実行する。ＢＴ板１０１上には、ＬＳＩ１０２，１０
３から出力される信号１１２，１１３を入力とする記憶
手段１０４，１０５と、記憶手段１０４，１０５の内容
を表示する表示装置１０６，１０７を設ける。ＢＴ中に
ＬＳＩが異常動作した時、ＬＳＩの出力信号１１２又は
１１３は内部メモリに格納するＢＴ用プログラムにより
ＬＯＷ→ＨＩＧＨに変化し記憶手段１０４又は１０５は
ＨＩＧＨを記憶して、表示装置１０６，１０７に表示す
る事により、ＬＳＩの異常動作を検出する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置（以下，Ｌ
ＳＩとする）のバーンインテスト（以下ＢＴとする）装
置にかかり、特にダイナミックＢＴを行なうＢＴ装置に
関する。
ＳＩとする）のバーンインテスト（以下ＢＴとする）装
置にかかり、特にダイナミックＢＴを行なうＢＴ装置に
関する。
【０００２】
【従来の技術】従来、ダイナミックＢＴ装置に装着する
ＢＴ板は、図４に示す様に、ＢＴ板４０１に装置するＬ
ＳＩ１０２，１０３と、ＬＳＩ１０２，１０３に電源電
圧を供給するための電源電圧供給線１１１と、ＬＳＩ１
０２，１０３にクロック信号を供給するクロック信号線
１０９と、ＬＳＩ１０２，１０３にリセット信号を供給
するリセット信号線１０８を含んで構成される。
ＢＴ板は、図４に示す様に、ＢＴ板４０１に装置するＬ
ＳＩ１０２，１０３と、ＬＳＩ１０２，１０３に電源電
圧を供給するための電源電圧供給線１１１と、ＬＳＩ１
０２，１０３にクロック信号を供給するクロック信号線
１０９と、ＬＳＩ１０２，１０３にリセット信号を供給
するリセット信号線１０８を含んで構成される。
【０００３】次に、図４を用いて、ダイナミックＢＴ装
置の動作について説明する。まず、電源電圧供給線１１
０より電源電圧が、接地レベル供給線１１１より、接地
レベルが、ＬＳＩ１０２，１０３に供給される。
置の動作について説明する。まず、電源電圧供給線１１
０より電源電圧が、接地レベル供給線１１１より、接地
レベルが、ＬＳＩ１０２，１０３に供給される。
【０００４】次に、クロック信号線１０９よりクロック
信号がＬＳＩ１０２，１０３に入力され、リセット信号
線１０８よりリセット信号が入力されると、ＬＳＩ１０
２，１０３は内部のメモリに格納されたＢＴ用のプログ
ラムが起動し、そのプログラムを使用してダイナミック
ＢＴを行なっていた。
信号がＬＳＩ１０２，１０３に入力され、リセット信号
線１０８よりリセット信号が入力されると、ＬＳＩ１０
２，１０３は内部のメモリに格納されたＢＴ用のプログ
ラムが起動し、そのプログラムを使用してダイナミック
ＢＴを行なっていた。
【０００５】
【発明が解決しようとする課題】この従来のダイナミッ
クＢＴ装置では、ダイナミックＢＴ実行中に、ＬＳＩの
動作確認を外部で行なう事ができないため、正常にダイ
ナミックＢＴが実行されていない場合であっても、確認
する事ができないという問題点があった。
クＢＴ装置では、ダイナミックＢＴ実行中に、ＬＳＩの
動作確認を外部で行なう事ができないため、正常にダイ
ナミックＢＴが実行されていない場合であっても、確認
する事ができないという問題点があった。
【０００６】また、外部にＬＳＩテスタを装備する事に
より、ダイナミックＢＴ中のＬＳＩの動作確認は行なう
事ができるが、ＢＴを行なう設備が高価になり大型化す
るという問題点があった。
より、ダイナミックＢＴ中のＬＳＩの動作確認は行なう
事ができるが、ＢＴを行なう設備が高価になり大型化す
るという問題点があった。
【０００７】
【課題を解決するための手段】本発明のダイナミックＢ
Ｔ装置は、ＢＴ炉と、ＢＴ炉に電源電圧を供給する定電
圧源と、ＢＴ炉に第１，第２の信号を供給する信号供給
手段と、ＢＴ板装着端子に装着するＢＴ板と含んで構成
され、ＢＴ板上に装着する複数のＬＳＩの出力信号を入
力とする記憶手段と、記憶手段の出力により制御される
表示装置を備えている。
Ｔ装置は、ＢＴ炉と、ＢＴ炉に電源電圧を供給する定電
圧源と、ＢＴ炉に第１，第２の信号を供給する信号供給
手段と、ＢＴ板装着端子に装着するＢＴ板と含んで構成
され、ＢＴ板上に装着する複数のＬＳＩの出力信号を入
力とする記憶手段と、記憶手段の出力により制御される
表示装置を備えている。
【０００８】
【実施例】次に本発明の実施例について、図面を参照し
て説明しながら説明する。
て説明しながら説明する。
【０００９】図１は、本発明の一実施例のＢＴ板図、図
２は図１に示した記憶手段の構成図、図３は図１に示し
たＢＴ板を装着するＢＴ装置の構成図である。
２は図１に示した記憶手段の構成図、図３は図１に示し
たＢＴ板を装着するＢＴ装置の構成図である。
【００１０】図１〜図３に示す本発明の実施例のＢＴ装
置は、ＢＴ炉３０１と、ＢＴ炉３０１に電源電圧を供給
する定電圧源３０２と、クロック信号，リセット信号を
供給する信号発生源３０３，３０４と、ＢＴ炉内のＢＴ
板装着端子に装着するとＢＴ板１０１で構成される。
置は、ＢＴ炉３０１と、ＢＴ炉３０１に電源電圧を供給
する定電圧源３０２と、クロック信号，リセット信号を
供給する信号発生源３０３，３０４と、ＢＴ炉内のＢＴ
板装着端子に装着するとＢＴ板１０１で構成される。
【００１１】また、ＢＴ板１０１は、ＢＴ板１０１に装
着するＬＳＩ１０２，１０３と、ＬＳＩ１０２，１０３
に電源電圧を供給する電源供給線１１０と、ＬＳＩ１０
２，１０３に接地レベルを供給する接地供給線１１１
と、ＬＳＩ１０２，１０３にクロック信号を供給するク
ロック信号線１０９と、ＬＳＩ１０２，１０３にリセッ
ト信号を供給するリセット信号線１０８と、ＬＳＩ１０
２，１０３と配線１１２，１１３により接続され、ＬＳ
Ｉ１０２，１０３の出力信号を入力とする記憶手段１０
４，１０５と、記憶手段１０４，１０５と配線１１４，
１１５で接続され、記憶手段１０４，１０５の出力によ
り制御されるＬＥＤ１０６，１０７を含んで構成してい
る。
着するＬＳＩ１０２，１０３と、ＬＳＩ１０２，１０３
に電源電圧を供給する電源供給線１１０と、ＬＳＩ１０
２，１０３に接地レベルを供給する接地供給線１１１
と、ＬＳＩ１０２，１０３にクロック信号を供給するク
ロック信号線１０９と、ＬＳＩ１０２，１０３にリセッ
ト信号を供給するリセット信号線１０８と、ＬＳＩ１０
２，１０３と配線１１２，１１３により接続され、ＬＳ
Ｉ１０２，１０３の出力信号を入力とする記憶手段１０
４，１０５と、記憶手段１０４，１０５と配線１１４，
１１５で接続され、記憶手段１０４，１０５の出力によ
り制御されるＬＥＤ１０６，１０７を含んで構成してい
る。
【００１２】次に本発明の実施例のダイナミックＢＴ装
置の動作について説明する。
置の動作について説明する。
【００１３】ＬＳＩ１０２，１０３に対し、電源電圧が
電源供給線１１０より供給され、接地レベルが接地線１
１１より供給される。次にＬＳＩ１０２，１０３にクロ
ック信号がクロック信号線１０９より供給され、リセッ
ト信号がリセット信号供給線１０８より供給され、ＬＳ
Ｉ１０２，１０３はメモリに格納したＢＴ用プログラム
を実行し、ダイナミックＢＴを行なう。今、ＬＳＩ内に
内蔵するメモリに格納するＢＴ用プログラムは、ＬＳＩ
の出力端子に対し、正常動作している場合はＬＯＷ，異
常動作している場合はＨＩＧＨとなる値を出力するよう
になっている。
電源供給線１１０より供給され、接地レベルが接地線１
１１より供給される。次にＬＳＩ１０２，１０３にクロ
ック信号がクロック信号線１０９より供給され、リセッ
ト信号がリセット信号供給線１０８より供給され、ＬＳ
Ｉ１０２，１０３はメモリに格納したＢＴ用プログラム
を実行し、ダイナミックＢＴを行なう。今、ＬＳＩ内に
内蔵するメモリに格納するＢＴ用プログラムは、ＬＳＩ
の出力端子に対し、正常動作している場合はＬＯＷ，異
常動作している場合はＨＩＧＨとなる値を出力するよう
になっている。
【００１４】図２に示す様に、記憶手段１０４は、２入
力ＮＯＲゲート２０１，２０２と、２０１の入力信号１
１１（今は接地レベルとする）と、２０２の入力信号１
１２と、２０１の出力信号１１４で構成されている。Ｌ
ＳＩ１０２，１０３が正常動作の場合は、ＬＳＩ１０
２，１０３の出力がＬＯＷで２入力ＮＯＲ２０１の出力
はＬＯＷとなり、この出力信号に接続するＬＥＤは点燈
しない。もしＬＳＩ１０２，１０３が異常動作した場合
は、ＬＳＩ１０２，１０３の出力がＨＩＧＨとなり、こ
の値が記憶手段にとり込まれて、記憶され２入力ＮＯＲ
２０１の出力はＨＩＧＨとなり、この出力信号に接続す
るＬＥＤを点燈させる。尚、電源投入時の記憶手段には
ＬＯＷが記憶されているものとする。
力ＮＯＲゲート２０１，２０２と、２０１の入力信号１
１１（今は接地レベルとする）と、２０２の入力信号１
１２と、２０１の出力信号１１４で構成されている。Ｌ
ＳＩ１０２，１０３が正常動作の場合は、ＬＳＩ１０
２，１０３の出力がＬＯＷで２入力ＮＯＲ２０１の出力
はＬＯＷとなり、この出力信号に接続するＬＥＤは点燈
しない。もしＬＳＩ１０２，１０３が異常動作した場合
は、ＬＳＩ１０２，１０３の出力がＨＩＧＨとなり、こ
の値が記憶手段にとり込まれて、記憶され２入力ＮＯＲ
２０１の出力はＨＩＧＨとなり、この出力信号に接続す
るＬＥＤを点燈させる。尚、電源投入時の記憶手段には
ＬＯＷが記憶されているものとする。
【００１５】また、ダイナミックＢＴ実行中に、ＬＳＩ
１０２，１０３がリセットされたとしても、ＬＳＩが異
常動作を行なった事は記憶手段１０４，１０５に保持さ
れ続け、消去されないので、ＢＴ試験終了時に異常動作
を行なったＬＳＩを判別できる。
１０２，１０３がリセットされたとしても、ＬＳＩが異
常動作を行なった事は記憶手段１０４，１０５に保持さ
れ続け、消去されないので、ＢＴ試験終了時に異常動作
を行なったＬＳＩを判別できる。
【００１６】
【発明の効果】以上説明したように本発明は、ＢＴ板上
にＬＳＩの出力信号を入力とし、ＬＳＩの異常動作を記
憶する記憶手段と、記憶手段の出力により制御される表
示装置を有するので、外部にＬＳＩテスタを装備せず
に、ＬＳＩの正常動作が確認でき、ＢＴ装置が安価なも
ので構成できるという効果がある。
にＬＳＩの出力信号を入力とし、ＬＳＩの異常動作を記
憶する記憶手段と、記憶手段の出力により制御される表
示装置を有するので、外部にＬＳＩテスタを装備せず
に、ＬＳＩの正常動作が確認でき、ＢＴ装置が安価なも
ので構成できるという効果がある。
【００１７】尚、本実施例では記憶手段としてフリップ
フロップを使用し、表示装置としてＬＥＤを使用した
が、同じ機能を有する装置であればかまわない。
フロップを使用し、表示装置としてＬＥＤを使用した
が、同じ機能を有する装置であればかまわない。
【図１】本発明の一実施例のＢＴ板の構成図。
【図２】図２は図１に示した記憶手段の構成図。
【図３】図３は図１に示したＢＴ板を装着するＢＴ装置
の構成図。
の構成図。
【図４】従来技術のＢＴ板の構成図。
１０１，４０１ ＢＴ板 １０２，１０３ ＢＴを行なうＬＳＩ １０４，１０５ 記憶手段 １０６，１０７ ＬＥＤ １０８，１０９，１１０，１１１，１１２，１１３，１
１４，１１５ 配線 ２０１，２０２ ２入力ＮＯＲゲート ３０１ ＢＴ装置 ３０２ 定電圧源 ３０３，３０４ 信号発生器
１４，１１５ 配線 ２０１，２０２ ２入力ＮＯＲゲート ３０１ ＢＴ装置 ３０２ 定電圧源 ３０３，３０４ 信号発生器
Claims (1)
- 【請求項１】 バーンインテスト炉と、前記バーンイン
テスト炉に電源電圧を供給する定電圧源と、前記バーン
インテスト炉に第１，第２の信号を供給する信号供給手
段と、バーンインテスト板装着端子に装着するバーンイ
ンテスト板とを含んで構成され、前記バーンインテスト
板上に装着する半導体装置の出力信号を入力とする記憶
手段と、前記記憶手段の出力により制御される表示装置
とを有し、前記半導体装置に前記第１，第２の信号と電
源電圧を供給する事を特徴とする半導体装置のバーンイ
ンテスト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240698A JPH0582615A (ja) | 1991-09-20 | 1991-09-20 | 半導体装置のバーンインテスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240698A JPH0582615A (ja) | 1991-09-20 | 1991-09-20 | 半導体装置のバーンインテスト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582615A true JPH0582615A (ja) | 1993-04-02 |
Family
ID=17063373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3240698A Pending JPH0582615A (ja) | 1991-09-20 | 1991-09-20 | 半導体装置のバーンインテスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582615A (ja) |
-
1991
- 1991-09-20 JP JP3240698A patent/JPH0582615A/ja active Pending
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