JPH0580842B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、音響用電力増幅に用いることのでき
る高効率スイツチ増幅器に関するものである。

従来例の構成とその問題点 音響用電力増幅器を、大出力でかつ小型軽量の
装置で実現する為には、電源の電力を損失なく負
荷に送出する高効率増幅器が要求される。

従来の高効率増幅器の例として第１図に示す構
成について以下に述べる。第２図は第１図の構成
における各部の動作波形を示す。第１図におい
て、２９は三角波発生回路で、１９はコンパレー
タ、２０，２１，２２は抵抗、２３はコンデン
サ、２４はオペアンプである。

この構成において２４のオペアンプの出力端
（コンデンサ２３および抵抗２２の接続点に同じ）
には接地電位を中心にして、正極、負極の両側に
等しい振幅をもつ三角波を発生する。この三角波
に対して、電流源２５によつて抵抗２６に発生す
る電圧を前記三角波の負のピーク値よりバイアス
電圧だけ小さい値として三角波に印加することに
より、第２図ｂに示す様に三角波の最低電位が接
地電位よりバイアス電圧だけ負極に振れた第５の
三角波を得ることができる。また逆に、電源流２
８によつて抵抗２７に発生する電圧を前記三角波
の正のピーク値よりバイアス電圧だけ小さい値と
して三角波に印加することにより、第２図ｃに示
す様に三角波の最高電位が接地電位よりバイアス
電圧だけ正極に振れた第６の三角波を得ることが
できる。入力端子１の入力信号ａは、第５の三角
波と第５のコンパレータ２で比較される。第５の
コンパレータ２の出力を第２図ｄに示す。更に入
力信号は、第６の三角波と第６のコンパレータ３
で比較される。第６のコンパレータ３の出力を第
２図ｅに示す。第５のコンパレータ２の出力信号
は、FETより成る正極出力スイツチ８を駆動し、
６の正の電源端子からローパスフイルタ１７を経
て負荷１８に電流を流し出す。また第６のコンパ
レータ３の出力信号は、FETより成る負極出力
スイツチ９を駆動し、負荷１８からローパスフイ
ルタ１７を経て負の電源端子７へ電流を吸い込
む。正極出力スイツチ８および負極出力スイツチ
９は第２図ｄおよびｅで示される波形で駆動され
る為、それぞれ入力信号の正極信号レベルおよび
負極信号レベルに比例した導通時間幅を有すると
ともに、無信号時においても、第５の三角波およ
び第６の三角波に印加された正および負のバイア
ス電圧によつて無信号時においても一定の導通時
間幅を保持する。ローパスフイルタ１７は、コイ
ル１４および１５、コンデンサ１６で構成されて
いる。FETスイツチ１２および１３とダイオー
ド１０および１１はそれぞれコイル１４およびコ
イル１５の放電用のスイツチで、インバータ４お
よび５で駆動される。従つて接地よりFETスイ
ツチ１２、ダイオード１０、コイル１４、コイル
１５、負極出力スイツチ９から負の電源端子７へ
の第１の電流パスおよび、正の電源端子６からの
正極出力スイツチ８、コイル１４、コイル１５、
ダイオード１１、FETスイツチ１３から接地へ
の第２の電流パスが形成され、過大な電流が流れ
ることを防いでいる。

以上の従来例において、第５図および第６の三
角波の線形性が悪い場合、第５および第６のコン
パレータ出力のパルス幅が入力信号の振幅レベル
に対して非線形となる。従つて負荷に供給される
電力も非線形となり、ひずみを発生する。音響用
増幅器においては従来一般的に最高信号周波数で
ある20KHzに対して、三角波の周波数は三角波の
周波数近傍のサイドバンドが信号周波数帯域に入
らない為に200KHz〜500KHzとされている。これ
らの高い周波数の三角波を線形性よく発生させる
為には、高次高調波においても十分な性能を発揮
できる増幅器を必要とし、素子及び回路構成に特
別の配慮を必要とするものである。特に三角波の
正の頂点（ピーク）や負の頂点（ピーク）附近に
おいては高次高調波成分を多量に含む為、これら
の頂点附近における線形性が著しく劣化するのが
一般的である。したがつて、以上に述べた従来例
においては、ひずみが悪いという重大な欠点をも
つとともに、ひずみの改善には、回路素子及び構
成に多大のコストと開発パワを必要とするもので
ある。

発明の目的 本発明は、三角波の正および負の頂点附近の非
線形性が信号に与えるひずみを軽減するものであ
る。

発明の構成 本発明の高効率スイツチ増幅器は、入力信号の
正極信号レベルに対応した導通時間幅をもち、導
通することによつて負荷に電流を供給する第１の
スイツチと、入力信号の負極信号レベルに対応し
た導通時間幅をもち、導通することによつて負荷
から電流を吸い込む第２のスイツチとを備え、 上記第１のスイツチとして、 接地電位に対して正負の振幅が同じであるかま
たは所定のバイアス電圧に対して正負の振幅が同
じである三角波を発生する第１の三角波発生回路
と、 上記第１の三角波発生回路の出力三角波より位
相が180°遅れた三角波を発生する第２の三角波発
生回路と、 入力信号に所定のバイアス電圧が印可された信
号もしくは入力信号の正極信号に所定のバイアス
電圧が印可された信号と上記第１の三角波発生回
路の出力三角波とを比較する第１のコンパレータ
と、 入力信号に所定のバイアス電圧が印可された信
号もしくは入力信号の正極信号に所定のバイアス
電圧が印可された信号と上記第２の三角波発生回
路の出力三角波とを比較する第２のコンパレータ
と、 上記第１のコンパレータの出力信号および第２
のコンパレータの出力信号を用いて上記第１また
は第２の三角波発生回路のいずれの出力三角波よ
りも入力信号レベルが高いときだけ出力が発生す
る様に構成された第１の論理回路と、 上記第１の論理回路の出力が発生したときに導
通して負荷に電流を供給してなる正極出力スイツ
チとで構成し、 上記第２のスイツチとして、 接地電位に対して正負の振幅が同じであるかま
たは所定のバイアス電圧に対して正負の振幅が同
じである三角波を発生する第３の三角波発生回路
と、 上記第３の三角波発生回路の出力三角波より位
相が180°遅れた三角波を発生する第４の三角波発
生回路と、 入力信号に所定のバイアス電圧が印可された信
号もしくは入力信号の負極信号に所定のバイアス
電圧が印可された信号と上記第３の三角波発生回
路の出力三角波とを比較する第３のコンパレータ
と、 入力信号に所定のバイアス電圧が印可された信
号もしくは入力信号の負極信号に所定のバイアス
電圧が印加された信号と上記第４の三角波発生回
路の出力三角波とを比較する第４のコンパレータ
と、 上記第３のコンパレータの出力信号および第４
のコンパレータの出力信号を用いて上記第３また
は第４の三角波発生回路のいずれの出力三角波よ
りも入力信号レベルが低いときだけ出力が発生す
る様に構成された第２の論理回路と、 上記第２の論理回路の出力が発生したときに導
通して負荷から電流を吸い込む負極出力スイツチ
とで構成したものであり、これによつて、三角波
の非線形性が発生しやすい正または負の頂点附近
は小信号レベル時に使用せず、非線形性があつて
も信号によつてマスキングされる大信号レベルで
のみ使用することが可能となり、ひずみの発生を
最小限に押えることができるものである。

実施例の説明 本発明の一実施例について図面を参照しながら
述べる。

第３図は本発明の具体的な構成の第１の実施例
を示すものである。第４図は、第３図の構成にお
ける各部の動作波形である。第３図において、７
８は第１、第２、第３および第４の三角波発生回
路を示す。６２は方形波の発振回路でその発振波
形を第４図ｉに示す。６４は負のエツジトリガフ
リツプフロツプで、前期方形波入力に対してその
出力は第４図ｊに示す波形となる。６３はインバ
ータで、６５は６４と同様負のエツジトリガフリ
ツプフロツプであり、その出力波形は第４図ｌに
示す波形をなる。フリツプフロツプ６４の出力
は、抵抗６６、コンデンサ６８、オペアンプ７０
で構成される第１の積分器に入力される。第１の
積分器の出力波形を第４図ｋの実線で示す。第１
の積分器の出力は、抵抗７２，７４、オペアンプ
７６で構成される第１の反転増幅器に入力され
る。第１の反転増幅器の出力波形を第４図ｋの破
線で示す。もう一方のフリツプフロツプ６５の出
力は、抵抗６７、コンデンサ６９、オペアンプ７
１で構成される第２の積分器に入力される。第２
の積分器の出力波形を第４図ｍの実線で示す。第
２の積分器の出力は、抵抗７３，７５、オペアン
プ７７で構成する第２の反転増幅器に入力する。
第２の反転増幅器の出力波形を第４図ｍの破線で
示す。ここで第１の積分器の出力は第１の三角波
形発生回路の出力三角波であり、第１の反転増幅
器の出力は第２の三角波発生回路の出力三角波に
当たる。また第２の積分器の出力は第３の三角波
発生回路の出力三角波であり、第２の反転増幅器
の出力は第４の三角波発生回路の出力三角波であ
る。

入力端子３１に入力された入力信号はバツフア
アンプ３６を通り、一方は電流源３７と抵抗３９
で決まる正のバイアス電圧を印加される。入力信
号を第４図ｆに、正のバイアス電圧を印加された
入力信号を同図ｇに示す。他方の入力信号は電流
源３８と抵抗４０で決まる負のバイアス電圧を印
加される。負のバイアス電圧を印加された入力信
号を第４図ｈに示す。

正のバイアス電圧を印加された入力信号は、第
１のコンパレータ４１で第１の三角波発生回路の
出力三角波と比較され、正のバイアスを印加され
た入力信号の振幅レベルが第１の三角波発生回路
の出力三角波の振幅レベルより高いときに第１の
コンパレータ４１の出力が“Ｌ”となる。また正
のバイアスを印加された入力信号は第２コンパレ
ータ４２で第２の三角波発生回路の出力三角波と
比較され、正のバイアスを印加された入力信号の
振幅レベルが第２の三角波発生回路の出力三角波
の振幅レベルより高いときに第２のコンパレータ
４２の出力が“Ｌ”となる。正のバイアス電圧を
印加された入力信号が、第１および第２の三角波
発生回路のいずれの出力三角波の振幅レベルより
も高いときは、第１および第２のコンパレータ４
１，４２の出力が共に“Ｌ”のときである。従つ
て、第１および第２のコンパレータ４１，４２の
出力をNOR回路４５に入力ることにより、第１
および第２の三角波発生回路のいずれの出力三角
波の振幅レベルよりも入力信号の振幅レベルが高
いときに出力することができる。即ちNOR回路
４５は第１の論理回路である。この出力波形を第
４図ｎに示す。

一方負のバイアス電圧を印加された入力信号
は、第３のコンパレータ４３で第３の三角波発生
回路の出力三角波と、また第４のコンパレータで
第４の三角波発生回路と比較され、前記正のバイ
アス信号を印加された入力信号と同様にして、第
２の論理回路であるNOR回路４６が、入力信号
の振幅レベルが第３および第４の三角波発生回路
のいずれの出力三角波よりも低いときに出力を発
生する。第２の論理回路であるNOR回路４６の
出力波形を第４図ｏに示す。

第１の論理回路であるNOR回路４５の出力信
号は、FETより成る正極出力スイツチ５１を駆
動し、正の電源端子４９からローパスフイルタ６
０を経て負荷６１に電流を流し出す。また第２の
論理回路であるNOR回路４６の出力信号は、
FETより成る負極出力スイツチ５２を駆動し、
負荷６１からローパスフイルタ６０を経て負の電
源端子５０へ電流を吸い込む。ここで、第１及び
第２の三角波発生回路と、第１及び第２のコンパ
レータ４１および４２と、第１の論理回路４５
と、正極出力スイツチ５１とが第１のスイツチを
構成する。また、第３及び第４の三角波発生回路
と、第３及び第４のコンパレータ４３および４４
と、第２の論理回路４６と、負極出力スイツチ５
２とが第２のスイツチを構成する。第１のスイツ
チ５１および第２のスイツチ５２は第４図ｎおよ
びｏで示される波形で負荷６１を駆動することか
らそれぞれ入力信号の正極信号レベルおよび負極
信号レベルに比例した導通時間幅を有するととも
に、ローパスフイルタ６０は、コイル５７および
５８、コンデンサ５９で構成されている。FET
スイツチ５５および５６とダイオード５３および
５４はそれぞれコイル５７およびコイル５８の放
電用のスイツチで、インバータ４７および４８で
駆動されることによつて、接地よりFETスイツ
チ５５、ダイオード５３、コイル５７、コイル５
８、負極出力スイツチ５２から負の電源端子５０
への電流パスおよび、正の電源端子４９から正極
出力スイツチ５１、コイル５７、コイル５８、ダ
イオード５４、FETスイツチ５６から接地への
電流パスが形成され、過大な電流が流れることを
防いでいる。

以上の構成によつて第１、第２、第３、第４の
三角波発生回路の出力三角波の正又は負の頂点部
分は、大信号レベルのときだけ作用し、通常の信
号レベルのときは作用しなくなる。従つて、前記
三角波の正又は負の頂点部分の非線形性は時たま
発生する大信号レベルのときを除いた通常の場合
には作用せず、ひずみの発生を著しく軽減するも
のである。

第２の実施例の構成を第５図に示す。本実施例
は第１の実施例における入力信号として、入力信
号の正極信号部分および負極信号部分を分離し
て、第１と第２のコンパレータおよび第３と第４
のコンパレータに入力したものである。第５図に
おいて、入力端子３１ａからの入力信号の一方
は、オペアンプ３２、ダイオード３４よりなる整
流回路を通り、電流源３７ａと抵抗３９ａによつ
て正のバイアス電圧を印加されて第１のコンパレ
ータ４１ａおよび第２のコンパレータ４２ａに入
力する。第１のコンパレータ４１ａおよび第２の
コンパレータ４２ａの入力信号波形を第６図ｐに
示す。入力信号の他方は、オペアンプ３３、ダイ
オード３５からなる整流回路を通り、電流源３８
ａと抵抗４０ａによつて負のバイアス電圧を印加
されて第３のコンパレータ４３ａおよび第４のコ
ンパレータ４４ａに入力する。第３のコンパレー
タ４３ａおよび第４のコンパレータ４４ａの入力
信号波形を第６図ｑに示す。本実施例における他
の部分の動作は第１の実施例と同様であり、第５
図における４５ａ〜７８ａは第１の実施例の構成
を示した第３図における４５〜７８に相当する。
各部の波形を示した第６図i_a〜o_aは、同様に第１
の実施例の各部の波形を示した第４図ｉ〜ｏに相
当する。第２の実施例においては、第１の論理回
路４５ａの出力である第６図n_aの波形および第２
論理回路４６ａの出力である６図o_aの波形が第１
の実施例と異なり、入力信号がどの状態にあつて
も常に一定以上の導通時間幅を有する構成となつ
ている。本構成においても、入力信号の大信号レ
ベルを除いた通常の信号レベルにおいて、第１、
第２、第３、第４の三角波発生回路の出力三角波
の正又は負の頂点部分を使用しないことによりひ
ずみの発生を著しく軽減できるものである。

第３の実施例の構成を第７図に示す。本実施例
は、第２の実施例に対して、第７図における７８
ｂの第１、第２、第３、第４の三角波発生回路の
出力三角波に、負のバイアス電圧８２，８１およ
び正のバイアス電圧８０，７９を印加して第１、
第２および第３、第４のコンパレータに入力する
とともに、入力端子３１ｂに入力した入力信号を
直接第１、第２、第３、第４のコンパレータに入
力した構成をとつている。その他の第７図に示す
４５ｂ〜７８ｂは、第２の実施例の構成を示す第
５図における４５ａ〜７８ａに相当する。第８図
に第３の実施例における各部の波形を示す。負の
バイアスを印加された第１と第２の三角波発生回
路の出力三角波をそれぞれｒの実線およびｒの破
線に示し、正のバイアスを印加された第３と第４
の三角波発生回路の出力三角波をそれぞれｓの実
線およびｓの破線に示す。他に示すf_b，i_b，j_b，
l_b，n_b，o_bは、第２の実施例におけるf_a，i_a，j_a，
l_a，n_a，o_aに相当する。本構成においても第２の
実施例と同様に、入力信号の大信号レベルを除い
た通常の信号レベルにおいて、第１、第２、第
３、第４の三角波発生回路の出力三角波の正又は
負の頂点部分を使用しないことにより、ひずみの
発生を著しく軽減できるものである。

なお、以上の第１および第２、第３の実施例に
おいては正極出力スイツチと負極出力スイツチと
して、ＮチヤンネルFETを用いたが、これは導
通状態としや断状態がスイツチできるものであれ
ば何でも良い。例えば第９図に示す用にNPNト
ランジスタを用いることもできる。第９図におい
て、５１ｃは正極出力スイツチ、５２ｃは負極出
力スイツチで４５ｃ〜５８ｃは第３図の４５〜５
８、第５図４５ａ〜５８ａ、第７図４５ｂ〜５８
ｂと同じものを示している。更に第９図の様に
NPNトランジスタに限らず、PNPトランジス
タ、又ＰチヤンネルFETを用いても同様の機能
を成すものである。

発明の効果 以上のように本発明によれば、第１、第２、第
３、第４の三角波発生回路の出力三角波の正およ
び負の頂点附近は大振幅時を除く通常の信号レベ
ルでは作用しない。したがつて、正又は負の頂点
附近に対して線形性の良い部分を使用することと
より、通常の信号レベルにおけるひずみを著しく
軽減できるものである。更に大振幅時における非
線形性は、大きな信号レベルによつてマスキング
される為、信号レベルが正又は負の頂点附近に致
つても実用上十分な特性を得ることができる。

【図面の簡単な説明】

第１図は従来例の構成のブロツク図、第２図は
第１図の従来例の構成の波形図、第３図は本発明
の第１の実施例の構成の回路図、第４図は第３図
に示す本発明の第１の実施例の波形図、第５図は
本発明の第２の実施例の構成の回路図、第６図は
第５図の本発明の第２の実施例の波形図、第７図
は本発明の第３の実施例の構成の回路図、第８図
は第７図の本発明の第３の実施例の波形図、第９
図は本発明の第１および第２、第３の実施例にお
ける正極出力スイツチ、負極出力スイツチとして
NPNトランジスタを用いた実施例の構成の回路
図である。 １……入力端子、２，３……第５および第６の
コンパレータ、６……正の電源端子、７……負の
電源端子、８……正極出力スイツチ、９……負極
出力スイツチ、１８……負荷、２９……三角波発
生回路、３１……入力端子、４１……第１のコン
パレータ、４２……第２のコンパレータ、４３…
…第３のコンパレータ、４４……第４のコンパレ
ータ、４５……第１の論理回路、４６……第２の
論理回路、４９……正の電源端子、５０……負の
電源端子、５１……正極出力スイツチ、５２……
負極出力スイツチ、６１……負荷、７８……第
１、第２、第３、第４の三角波発生回路、３１ａ
……入力端子、４１ａ……第１のコンパレータ、
４２ａ……第２のコンパレータ、４３ａ……第３
のコンパレータ、４４ａ……第４のコンパレー
タ、４５ａ……第１の論理回路、４６ａ……第２
の論理回路、４９ａ……正の電源端子、５０ａ…
…負の電源端子、５１ａ……正極出力スイツチ、
５２ａ……負極出力スイツチ、６１ａ……負荷、
７８ａ……第１、第２、第３、第４の三角波発生
回路、３１ｂ……入力端子、４１ｂ……第１のコ
ンパレータ、４２ａ……第２のコンパレータ、４
３ｂ……第３のコンパレータ、４４ｂ……第４の
コンパレータ、４５ｂ……第１の論理回路、４６
ｂ……第２の論理回路、４９ｂ……正の電源端
子、５０ｂ……負の電源端子、５１ｂ……正極出
力スイツチ、５２ｂ……負極出力スイツチ、６１
ｂ……負荷、７８ｂ……第１、第２、第３、第４
の三角波発生回路の出力三角波、５１ｃ……正極
出力スイツチ、５２ｃ……負極出力スイツチ。

Claims (1)

1. 【特許請求の範囲】 １ 入力信号の正極信号レベルに対応した導通時
   間幅をもち、導通することによつて負荷に電流を
   供給する第１のスイツチと、入力信号の負極信号
   レベルに対応した導通時間幅をもち、導通するこ
   とによつて負荷から電流を吸い込む第２のスイツ
   チとを備え、 上記第１のスイツチとして、 接地電位の対して正負の振幅が同じであるかま
   たは所定のバイアス電圧に対して正負の振幅が同
   じである三角波を発生する第１の三角波発生回路
   と、 上記第１の三角波発生回路の出力三角波より位
   相が180°遅れた三角波を発生する第２の三角波発
   生回路と、 入力信号に所定のバイアス電圧が印可された信
   号もしくは入力信号の正極信号に所定のバイアス
   電圧が印可された信号と上記第１の三角波発生回
   路の出力三角波とを比較する第１のコンパレータ
   と、 入力信号に所定のバイアス電圧が印可された信
   号もしくは入力信号の正極信号に所定のバイアス
   電圧が印可された信号と上記第２の三角波発生回
   路の出力三角波とを比較する第２のコンパレータ
   と、 上記第１のコンパレータの出力信号および第２
   のコンパレータの出力信号を用いて上記第１また
   は第２の三角波発生回路のいずれの出力三角波よ
   りも入力信号レベルが高いときだけ出力が発生す
   る様に構成された第１の論理回路と、 上記第１の論理回路の出力が発生したときに導
   通して負荷に電流を供給してなる正極出力スイツ
   チとで構成し、 上記第２のスイツチとして、 接地電位に対して正負の振幅が同じであるかま
   たは所定のバイアス電圧に対して正負の振幅が同
   じである三角波を発生する第３の三角波発生回路
   と、 上記第３の三角波発生回路の出力三角波より位
   相が180°遅れた三角波を発生する第４の三角波発
   生回路と、 入力信号に所定のバイアス電圧が印可された信
   号もしくは入力信号の負極信号に所定のバイアス
   電圧が印可された信号と上記第３の三角波発生回
   路の出力三角波とを比較する第３のコンパレータ
   と、 入力信号に所定のバイアス電圧が印可された信
   号もしくは入力信号の負極信号に所定のバイアス
   電圧が印加された信号と上記第４の三角波発生回
   路の出力三角波とを比較する第４のコンパレータ
   と、 上記第３のコンパレータの出力信号および第４
   のコンパレータの出力信号を用いて上記第３また
   は第４の三角波発生回路のいずれの出力三角波よ
   りも入力信号レベルが低いときだけ出力が発生す
   る様に構成された第２の論理回路と、 上記第２の論理回路の出力が発生したときに導
   通して負荷から電流を吸い込む負極出力スイツチ
   とで構成したことを特徴とする高効率スイツチ増
   幅器。