JPH0580528A - パターン形成方法 - Google Patents
パターン形成方法Info
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- JPH0580528A JPH0580528A JP3242045A JP24204591A JPH0580528A JP H0580528 A JPH0580528 A JP H0580528A JP 3242045 A JP3242045 A JP 3242045A JP 24204591 A JP24204591 A JP 24204591A JP H0580528 A JPH0580528 A JP H0580528A
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Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 超ＬＳＩ半導体装置のレジストパターンの形
成に関し，高低の段差のある半導体基板上に塗布したポ
ジ型レジスト膜にハーフミクロン以下のパターン形成を
精度良く実現する。 【構成】 レチクル３を用い，基板１上の高い領域に焦
点を合わせて，ポジ型レジスト膜２を露光・現像して，
基板１上の高い領域のポジ型レジスト膜２に，基板１に
達する第１の開口部５を形成する工程と，続いて，同一
のレチクル３を用い，基板１上の低い領域に焦点を合わ
せて，ポジ型レジスト膜２を再び露光・現像して，基板
１上の低い領域のポジ型レジスト膜２に，基板１に達す
る第２の開口部６を形成する工程とを含む。又第１のレ
チクル７を用い，基板１の高い領域に焦点を合わせてポ
ジ型レジスト膜２を露光する工程と，次に，第２のレチ
クル８を用い，基板１の低い領域に焦点を合わせてポジ
型レジスト膜２を露光する工程と，続いて，基板１上の
ポジ型レジスト膜２を現像する工程とを含むように構成
する。
成に関し，高低の段差のある半導体基板上に塗布したポ
ジ型レジスト膜にハーフミクロン以下のパターン形成を
精度良く実現する。 【構成】 レチクル３を用い，基板１上の高い領域に焦
点を合わせて，ポジ型レジスト膜２を露光・現像して，
基板１上の高い領域のポジ型レジスト膜２に，基板１に
達する第１の開口部５を形成する工程と，続いて，同一
のレチクル３を用い，基板１上の低い領域に焦点を合わ
せて，ポジ型レジスト膜２を再び露光・現像して，基板
１上の低い領域のポジ型レジスト膜２に，基板１に達す
る第２の開口部６を形成する工程とを含む。又第１のレ
チクル７を用い，基板１の高い領域に焦点を合わせてポ
ジ型レジスト膜２を露光する工程と，次に，第２のレチ
クル８を用い，基板１の低い領域に焦点を合わせてポジ
型レジスト膜２を露光する工程と，続いて，基板１上の
ポジ型レジスト膜２を現像する工程とを含むように構成
する。
Description
【０００１】
【産業上の利用分野】本発明は，本発明は超ＬＳＩ半導
体装置のレジストパターンの形成方法に関する。
体装置のレジストパターンの形成方法に関する。
【０００２】近年の半導体装置はますます高密度化し，
パターンも微細になり，それを精密に作成するためのレ
ジストパターンの形成がますます困難になってきてい
る。また，高集積化に伴い，半導体装置の表面の凹凸も
増大し，段差のある部分に性格にパターンを形成するこ
とが要求されている。
パターンも微細になり，それを精密に作成するためのレ
ジストパターンの形成がますます困難になってきてい
る。また，高集積化に伴い，半導体装置の表面の凹凸も
増大し，段差のある部分に性格にパターンを形成するこ
とが要求されている。
【０００３】その為に，段差を克服して，精密なパター
ン形成を行う必要がある。
ン形成を行う必要がある。
【０００４】
【従来の技術】従来は一度の露光でパターンを形成して
いた。そのため，ハーフミクロン(0.5μｍ）以下のパタ
ーンのある超ＬＳＩでは，露光時のフォーカス（焦点）
のマージンがなく，段差の上下でパターンのシャープ度
が異なり，所望のパターンを得ることが困難であった。
いた。そのため，ハーフミクロン(0.5μｍ）以下のパタ
ーンのある超ＬＳＩでは，露光時のフォーカス（焦点）
のマージンがなく，段差の上下でパターンのシャープ度
が異なり，所望のパターンを得ることが困難であった。
【０００５】
【発明が解決しようとする課題】従って，段差の上下で
パターンの開き具合が異なり，微細なパターンを精度良
く形成することが出来なかった。
パターンの開き具合が異なり，微細なパターンを精度良
く形成することが出来なかった。
【０００６】本発明は，以上の点を鑑み，ハーフミクロ
ン以下のパターン形成を精度良く実現することを目的と
して提供されるものである。
ン以下のパターン形成を精度良く実現することを目的と
して提供されるものである。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図である。図において，１は基板，２はポジ型レジスト
膜，３はレチクル，４は光，５は第１の開口部，６は第
２の開口部，７は第１のレチクル，８は第２のレチクル
である。
図である。図において，１は基板，２はポジ型レジスト
膜，３はレチクル，４は光，５は第１の開口部，６は第
２の開口部，７は第１のレチクル，８は第２のレチクル
である。
【０００８】上記の問題点を解決する手段として，二つ
の方法がある。一つは段差の上面に焦点を合わせて露光
し，現像する。次に段差の下面の充分解像されていない
部分をもう一度露光し現像してパターンを形成するもの
である。
の方法がある。一つは段差の上面に焦点を合わせて露光
し，現像する。次に段差の下面の充分解像されていない
部分をもう一度露光し現像してパターンを形成するもの
である。
【０００９】もう一つは，段差の高い部分に形成される
パターンのみを有する第１のレチクルを用いて露光し，
次に段差の低い部分に形成されるパターンのみを有する
第２のレチクルを用いて露光現像し，全体のレジストパ
ターンを精度良く形成するものである。
パターンのみを有する第１のレチクルを用いて露光し，
次に段差の低い部分に形成されるパターンのみを有する
第２のレチクルを用いて露光現像し，全体のレジストパ
ターンを精度良く形成するものである。
【００１０】即ち，本発明の目的は，図１に示すよう
に，高低の段差のある基板１上に塗布したポジ型レジス
ト膜２をレチクル３を用いて露光・現像し，該基板１の
高い領域上の該ポジ型レジスト膜２に第１の開口部５
を, 該基板１の低い領域上の該ポジ型レジスト膜２に第
２の開口部６を同時に形成するパターン形成方法におい
て，図１（ａ）〜（ｂ）に示すように，該レチクル３を
用い，該基板１上の高い領域に焦点を合わせて, 該ポジ
型レジスト膜２を露光・現像して, 該基板１上の高い領
域の該ポジ型レジスト膜２に，該基板１に達する第１の
開口部５を形成する工程と，続いて，図１（ｃ）〜
（ｄ）に示すように，同一の該レチクル３を用い，該基
板１上の低い領域に焦点を合わせて, 該ポジ型レジスト
膜２を再び露光・現像して, 該基板１上の低い領域の該
ポジ型レジスト膜２に, 該基板１に達する第２の開口部
６を形成する工程とを含むことにより，または，図１
（ｅ）に示すように，基板１の高い領域のみにパターン
のある第１のレチクル７を用い，該基板１の高い領域に
焦点を合わせて該ポジ型レジスト膜２を露光する工程
と，次に, 図１（ｆ）に示すように，該基板１の低い領
域のみにパターンのある第２のレチクル８を用い，該基
板１の低い領域に焦点を合わせて該ポジ型レジスト膜２
を露光する工程と，続いて，図１（ｇ）に示すように，
該基板１上の該ポジ型レジスト膜２を現像する工程とを
含むことにより達成される。
に，高低の段差のある基板１上に塗布したポジ型レジス
ト膜２をレチクル３を用いて露光・現像し，該基板１の
高い領域上の該ポジ型レジスト膜２に第１の開口部５
を, 該基板１の低い領域上の該ポジ型レジスト膜２に第
２の開口部６を同時に形成するパターン形成方法におい
て，図１（ａ）〜（ｂ）に示すように，該レチクル３を
用い，該基板１上の高い領域に焦点を合わせて, 該ポジ
型レジスト膜２を露光・現像して, 該基板１上の高い領
域の該ポジ型レジスト膜２に，該基板１に達する第１の
開口部５を形成する工程と，続いて，図１（ｃ）〜
（ｄ）に示すように，同一の該レチクル３を用い，該基
板１上の低い領域に焦点を合わせて, 該ポジ型レジスト
膜２を再び露光・現像して, 該基板１上の低い領域の該
ポジ型レジスト膜２に, 該基板１に達する第２の開口部
６を形成する工程とを含むことにより，または，図１
（ｅ）に示すように，基板１の高い領域のみにパターン
のある第１のレチクル７を用い，該基板１の高い領域に
焦点を合わせて該ポジ型レジスト膜２を露光する工程
と，次に, 図１（ｆ）に示すように，該基板１の低い領
域のみにパターンのある第２のレチクル８を用い，該基
板１の低い領域に焦点を合わせて該ポジ型レジスト膜２
を露光する工程と，続いて，図１（ｇ）に示すように，
該基板１上の該ポジ型レジスト膜２を現像する工程とを
含むことにより達成される。
【００１１】
【作用】本発明により，ハーフミクロン以下の微細パタ
ーンの形成が，基板上の段差のあるなしに関わらず，精
度良く形成できることになる。
ーンの形成が，基板上の段差のあるなしに関わらず，精
度良く形成できることになる。
【００１２】
【実施例】図２，図３は本発明の二つの実施例の工程順
模式断面図である。図において, ９はSi基板，10はフィ
ールドSiO2膜, 11はゲートSiO2膜, 12はゲート電極, 13
はサイドウォールSiO2膜, 14はカバーSiO2膜, 15はポジ
型レジスト膜, 16はレチクル, 17は光,18は第１の開口
部，19は第２の開口部，20は第１のレチクル，21は第２
のレチクルである。
模式断面図である。図において, ９はSi基板，10はフィ
ールドSiO2膜, 11はゲートSiO2膜, 12はゲート電極, 13
はサイドウォールSiO2膜, 14はカバーSiO2膜, 15はポジ
型レジスト膜, 16はレチクル, 17は光,18は第１の開口
部，19は第２の開口部，20は第１のレチクル，21は第２
のレチクルである。
【００１３】実施例としてSi基板上のカバーSiO2膜に高
低の段差のあるＭＯＳトランジスタについて説明する。
図２及び図３に示すように，カバーSiO2膜はゲート電極
領域上とSi基板上で段差が生じている。即ち，ゲート電
極領域上のカバーSiO2膜は高く，Si基板領域上のカバー
SiO2膜は低くなっているが，カバーSiO2膜上に塗布した
ポジ型レジスト膜は粘性が低く，段差に影響されずほぼ
平坦に塗布されるので，ゲート電極領域上で薄く，Si基
板領域上で厚くなる。
低の段差のあるＭＯＳトランジスタについて説明する。
図２及び図３に示すように，カバーSiO2膜はゲート電極
領域上とSi基板上で段差が生じている。即ち，ゲート電
極領域上のカバーSiO2膜は高く，Si基板領域上のカバー
SiO2膜は低くなっているが，カバーSiO2膜上に塗布した
ポジ型レジスト膜は粘性が低く，段差に影響されずほぼ
平坦に塗布されるので，ゲート電極領域上で薄く，Si基
板領域上で厚くなる。
【００１４】第１の実施例では，先ず，図２（ａ）に示
すように，Si基板９のカバーSiO2膜14上に1.5 μｍの厚
さにノボラック系のポジ型レジスト膜15を表面がほぼ平
坦になるように塗布し,プレベークしたあと, コンタク
トホール形成用のパターンを有するレチクル16を用い,
ｉ線（波長 365nm) ステッパでゲート電極領域上の高い
カバーSiO2膜14表面に照射する光17の焦点を定めて, 40
0msec の露光時間で各ショット毎に露光を行って行く。
すように，Si基板９のカバーSiO2膜14上に1.5 μｍの厚
さにノボラック系のポジ型レジスト膜15を表面がほぼ平
坦になるように塗布し,プレベークしたあと, コンタク
トホール形成用のパターンを有するレチクル16を用い,
ｉ線（波長 365nm) ステッパでゲート電極領域上の高い
カバーSiO2膜14表面に照射する光17の焦点を定めて, 40
0msec の露光時間で各ショット毎に露光を行って行く。
【００１５】そして, 現像すると図２（ｂ）に示すよう
に，ゲート電極領域上の高来カバーSiO2膜上に第１の開
口部が形成される。一方，Si基板領域上の低いカバーSi
O2膜上ではボジ型レジスト膜15の途中迄が感光している
ため, 現像により途中までが感光され, 底の部分は未感
光でそのまま残った状態となっている。
に，ゲート電極領域上の高来カバーSiO2膜上に第１の開
口部が形成される。一方，Si基板領域上の低いカバーSi
O2膜上ではボジ型レジスト膜15の途中迄が感光している
ため, 現像により途中までが感光され, 底の部分は未感
光でそのまま残った状態となっている。
【００１６】そこで, 再び, 同一のレチクル16を用い,
ｉ線（波長 365nm) ステッパでSi基板領域上の低いカバ
ーSiO2膜表面に照射する光17の焦点を定めて, 同じ400m
secで露光する。
ｉ線（波長 365nm) ステッパでSi基板領域上の低いカバ
ーSiO2膜表面に照射する光17の焦点を定めて, 同じ400m
secで露光する。
【００１７】そして, 現像すると図２（ｄ）に示すよう
に，Si基板領域上の低いカバーSiO2膜上のレジスト膜が
底部迄感光されるため，第２の開口部19が形成される。
上記の実施例で, パターンの形状, 寸法幅によっては,
１回目の露光時間より２回目の露光時間を短くしたり，
１回目のレチクルパターン幅より２回目のレチクルパタ
ーン幅を小さくしたりして，ポジ型レジスト膜の第２の
開口部をよりシャープに開ける方法を採ることもでき
る。
に，Si基板領域上の低いカバーSiO2膜上のレジスト膜が
底部迄感光されるため，第２の開口部19が形成される。
上記の実施例で, パターンの形状, 寸法幅によっては,
１回目の露光時間より２回目の露光時間を短くしたり，
１回目のレチクルパターン幅より２回目のレチクルパタ
ーン幅を小さくしたりして，ポジ型レジスト膜の第２の
開口部をよりシャープに開ける方法を採ることもでき
る。
【００１８】次に第２の実施例では，レジスト膜の種
類, 膜厚, 並びに, 露光波長等は第１の実施例と同様で
あるが, 図１（ｅ）に示すように，Si基板９上の高い領
域のみにコンタクトホール形成用のパターンのある第１
のレチクル20を用い，Si基板９上の高い領域に焦点を合
わせて，ポジ型レジスト膜15を 400msecの露光時間で露
光する。
類, 膜厚, 並びに, 露光波長等は第１の実施例と同様で
あるが, 図１（ｅ）に示すように，Si基板９上の高い領
域のみにコンタクトホール形成用のパターンのある第１
のレチクル20を用い，Si基板９上の高い領域に焦点を合
わせて，ポジ型レジスト膜15を 400msecの露光時間で露
光する。
【００１９】次に，図１（ｆ）に示すように，Si基板９
上の低い領域のみにコンタクトホール形成用のパターン
のある第２のレチクル21を用い，Si基板上９の低い領域
に焦点を合わせて，ポジ型レジスト膜15を 800msの露光
時間で露光する。
上の低い領域のみにコンタクトホール形成用のパターン
のある第２のレチクル21を用い，Si基板上９の低い領域
に焦点を合わせて，ポジ型レジスト膜15を 800msの露光
時間で露光する。
【００２０】続いて，図１（ｇ）に示すように，Si基板
９上のポジ型レジスト膜15を現像すると第１の開口部19
と第２の開口部20が同時に形成される。上記, 第１，及
び第２の実施例とも，段差のあるカバーSiO2膜上にコン
タクトホール形成用のハーフミクロンのレジスト膜パタ
ーンが精度良く形成できた。
９上のポジ型レジスト膜15を現像すると第１の開口部19
と第２の開口部20が同時に形成される。上記, 第１，及
び第２の実施例とも，段差のあるカバーSiO2膜上にコン
タクトホール形成用のハーフミクロンのレジスト膜パタ
ーンが精度良く形成できた。
【００２１】
【発明の効果】以上説明したように，本発明によれば,
ハーフミクロン以下のパターンを，基板上の段差の有無
に関わらず精度良く形成でき，超ＬＳＩ半導体装置の開
発に寄与するところが大きい。
ハーフミクロン以下のパターンを，基板上の段差の有無
に関わらず精度良く形成でき，超ＬＳＩ半導体装置の開
発に寄与するところが大きい。
【図１】 本発明の原理説明図
【図２】 本発明の第１の実施例の工程順模式断面図
【図３】 本発明の第２の実施例の工程順模式断面図
１ 基板 ２ ポジ型レジスト膜 ３ レチクル ４ 光 ５ 第１の開口部 ６ 第２の開口部 ７ 第１のレチクル ８ 第２のレチクル ９ Si基板 10 フィールドSiO2膜 11 ゲートSiO2膜 12 ゲート電極 13 サイドウォールSiO2膜 14 カバーSiO2膜 15 ポジ型レジスト膜 16 レチクル 17 光 18 第１の開口部 19 第２の開口部 20 第１のレチクル 21 第２のレチクル
Claims (2)
- 【請求項１】 高低の段差のある基板(1) 上に塗布した
ポジ型レジスト膜(2) をレチクル(3) を用いて露光・現
像し，該基板(1) の高い領域上の該ポジ型レジスト膜
(2) に第１の開口部(5) を, 該基板(1) の低い領域上の
該ポジ型レジスト膜(2) に第２の開口部(6) を同時に形
成するパターン形成方法において，該レチクル(3) を用
い，該基板(1) 上の高い領域に焦点を合わせて, 該ポジ
型レジスト膜(2) を露光・現像して, 該基板 (1) 上の
高い領域の該ポジ型レジスト膜(2) に，該基板(1) に達
する第１の開口部(5) を形成する工程と，続いて，同一
の該レチクル(3) を用い，該基板(1) 上の低い領域に焦
点を合わせて, 該ポジ型レジスト膜(2) を再び露光・現
像して, 該基板(1) 上の低い領域の該ポジ型レジスト膜
(2) に, 該基板(1) に達する第２の開口部(6) を形成す
る工程とを含むことを特徴とするパターン形成方法。 - 【請求項２】 高低の段差のある基板(1) 上に塗布した
ポジ型レジスト膜(2) をレチクル(3) を用いて露光・現
像し，該基板(1)の高い領域上の該ポジ型レジスト膜(2)
に第１の開口部(5) を, 該基板(1) の低い領域上の該
ポジ型レジスト膜(2) に第２の開口部(6) を同時に形成
するパターン形成方法において，該基板(1) の高い領域
のみにパターンのある第１のレチクル(7) を用い，該基
板(1) の高い領域に焦点を合わせて該ポジ型レジスト膜
(2) を露光する工程と，次に, 該基板(1) の低い領域の
みにパターンのある第２のレチクル(8) を用い，該基板
(1) の低い領域に焦点を合わせて該ポジ型レジスト膜
(2) を露光する工程と，続いて，該基板(1) 上の該ポジ
型レジスト膜(2) を現像する工程とを含むことを特徴と
するパターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242045A JPH0580528A (ja) | 1991-09-20 | 1991-09-20 | パターン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242045A JPH0580528A (ja) | 1991-09-20 | 1991-09-20 | パターン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0580528A true JPH0580528A (ja) | 1993-04-02 |
Family
ID=17083451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3242045A Withdrawn JPH0580528A (ja) | 1991-09-20 | 1991-09-20 | パターン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0580528A (ja) |
-
1991
- 1991-09-20 JP JP3242045A patent/JPH0580528A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |