JPH057648Y2 - - Google Patents
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- Publication number
- JPH057648Y2 JPH057648Y2 JP16978888U JP16978888U JPH057648Y2 JP H057648 Y2 JPH057648 Y2 JP H057648Y2 JP 16978888 U JP16978888 U JP 16978888U JP 16978888 U JP16978888 U JP 16978888U JP H057648 Y2 JPH057648 Y2 JP H057648Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- operational amplifier
- duty
- switches
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000009499 grossing Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
Description
【考案の詳細な説明】
「産業上の利用分野」
この考案はデユーテイ比が入力の開平に比例
し、かつ、バイアスをはいた出力を得る開平器に
関する。
し、かつ、バイアスをはいた出力を得る開平器に
関する。
「従来の技術」
従来のこの種の開平演算器は第２図に示すよう
に入力端子１１からの入力信号は演算増幅器１２
の非反転入力側へ供給され、演算増幅器１２の出
力はデユーテイ変換器１３でデユーテイ比に変換
される。演算増幅器１２の出力側は直列接続され
た第１、第２スイツチ１４，１５を通じて接地さ
れ、第１、第２スイツチ１４，１５の接続点は平
滑回路１６を通じて演算増幅器１２の入力側に帰
還接続される。デユーテイ変換器１３の出力で第
１、第２スイツチ１４，１５が互いに逆に制御さ
れる。この回路で出力のデユーテイ比Ｄが入力Ei
の開平√iに比例した出力が得られる。この演算
増幅器１２の出力はデユーテイ変換器１７でバイ
アス源１８のバイアスが加算されてデユーテイ変
換器１７からデユーテイ比が入力の開閉√iに比
例しかつバイアスをはいた出力が得られる。
に入力端子１１からの入力信号は演算増幅器１２
の非反転入力側へ供給され、演算増幅器１２の出
力はデユーテイ変換器１３でデユーテイ比に変換
される。演算増幅器１２の出力側は直列接続され
た第１、第２スイツチ１４，１５を通じて接地さ
れ、第１、第２スイツチ１４，１５の接続点は平
滑回路１６を通じて演算増幅器１２の入力側に帰
還接続される。デユーテイ変換器１３の出力で第
１、第２スイツチ１４，１５が互いに逆に制御さ
れる。この回路で出力のデユーテイ比Ｄが入力Ei
の開平√iに比例した出力が得られる。この演算
増幅器１２の出力はデユーテイ変換器１７でバイ
アス源１８のバイアスが加算されてデユーテイ変
換器１７からデユーテイ比が入力の開閉√iに比
例しかつバイアスをはいた出力が得られる。
「考案が解決しようとする課題」
このように従来のバイアスをはいた出力を得る
開平演算器においては二つのデユーテイ変換器１
３，１７を用いるため、これら変換器における変
換周波数が異なつてそれら周波数のビートが生
じ、出力がふらつく欠点があつた。
開平演算器においては二つのデユーテイ変換器１
３，１７を用いるため、これら変換器における変
換周波数が異なつてそれら周波数のビートが生
じ、出力がふらつく欠点があつた。
「課題を解決するための手段」
この考案によれば、演算増幅器の非反転入力側
に入力信号が供給され、その演算増幅器の出力側
は直列接続された第１、第２スイツチを通じて接
地され、その第１、第２スイツチの接続点が平滑
回路を通じて演算増幅器の入力側に帰還接続さ
れ、演算増幅器の入力側に第１バイアス電圧Vb
が供給され、演算増幅器の出力と第２バイアス電
圧Vaとが加算回路で加算され、その加算回路の
出力がデユーテイ変換器でデユーテイ比に変換さ
れ、そのデユーテイ変換器の出力で第１、第２ス
イツチが互いに逆に制御され、デユーテイ変換器
の基準電圧をVDとする時、Va 2＝4VDVbなる関係
に選定されている。
に入力信号が供給され、その演算増幅器の出力側
は直列接続された第１、第２スイツチを通じて接
地され、その第１、第２スイツチの接続点が平滑
回路を通じて演算増幅器の入力側に帰還接続さ
れ、演算増幅器の入力側に第１バイアス電圧Vb
が供給され、演算増幅器の出力と第２バイアス電
圧Vaとが加算回路で加算され、その加算回路の
出力がデユーテイ変換器でデユーテイ比に変換さ
れ、そのデユーテイ変換器の出力で第１、第２ス
イツチが互いに逆に制御され、デユーテイ変換器
の基準電圧をVDとする時、Va 2＝4VDVbなる関係
に選定されている。
「実施例」
第１図はこの考案の実施例を示し、第２図と対
応する部分には同一符号を付けてある。この考案
においては端子２１より抵抗器２２を通じて第１
バイアス電圧Vbが演算増幅器１２の入力側へ供
給される。演算増幅器１２の出力Vpは加算回路
２３で端子２４よりの第２バイアス電圧Vaと加
算される。加算回路２３の出力がデユーテイ変換
器１３でデユーテイ比に変換される。デユーテイ
変換器１３の基準電圧をVDとするとデユーテイ
変換器１３の出力デユーテイ比Ｄは Ｄ＝Va＋Vp／VD …(1) となる。平滑回路１６の抵抗器２５と抵抗器２２
の抵抗値が等しいとすると、演算増幅器１２の反
転入力側の入力は DVp＋Vb／２ …(2) となる。演算増幅器１２の非反転入力Eiと、反転
入力とが等しくなるように動作するから、(1)、(2)
式よりVpを消去すると、 Ｄ＝Va±√Va 2−4VDVb＋8VDEi／2VD …(3) となる。この考案ではVa 2＝4VDVbの関係に選定
されている。
応する部分には同一符号を付けてある。この考案
においては端子２１より抵抗器２２を通じて第１
バイアス電圧Vbが演算増幅器１２の入力側へ供
給される。演算増幅器１２の出力Vpは加算回路
２３で端子２４よりの第２バイアス電圧Vaと加
算される。加算回路２３の出力がデユーテイ変換
器１３でデユーテイ比に変換される。デユーテイ
変換器１３の基準電圧をVDとするとデユーテイ
変換器１３の出力デユーテイ比Ｄは Ｄ＝Va＋Vp／VD …(1) となる。平滑回路１６の抵抗器２５と抵抗器２２
の抵抗値が等しいとすると、演算増幅器１２の反
転入力側の入力は DVp＋Vb／２ …(2) となる。演算増幅器１２の非反転入力Eiと、反転
入力とが等しくなるように動作するから、(1)、(2)
式よりVpを消去すると、 Ｄ＝Va±√Va 2−4VDVb＋8VDEi／2VD …(3) となる。この考案ではVa 2＝4VDVbの関係に選定
されている。
従つて、
Ｄ＝Va／2VD＋√２／√VD√i …(4)
となる。つまりデユーテイ変換器１３より得られ
る出力のデユーテイ比Ｄは入力の√iに比例し、
かつVa／（2VD）のバイアスをはいたものとな
る。出力段の電圧をVHとすると、出力電圧Epは Ep＝Ｄ・VH＝Va／2VD・VH＋√２／√VD・VH・√i
…(5) となり、VH＝VDとすると、(5)式は Ep＝Va／２＋√２・√D√i …(6) となり、バイアスVa／２をはき√iに比例した
出力が得られる。
る出力のデユーテイ比Ｄは入力の√iに比例し、
かつVa／（2VD）のバイアスをはいたものとな
る。出力段の電圧をVHとすると、出力電圧Epは Ep＝Ｄ・VH＝Va／2VD・VH＋√２／√VD・VH・√i
…(5) となり、VH＝VDとすると、(5)式は Ep＝Va／２＋√２・√D√i …(6) となり、バイアスVa／２をはき√iに比例した
出力が得られる。
「考案の効果」
以上述べたようにこの考案によれば１つのデユ
ーテイ変換器を使用して、バイアスをはき、かつ
入力の√iに比例したデユーテイ比の出力を得る
ことができ、出力が安定したものとなる。
ーテイ変換器を使用して、バイアスをはき、かつ
入力の√iに比例したデユーテイ比の出力を得る
ことができ、出力が安定したものとなる。
第１図はこの考案による開平演算器の一例を示
す回路図、第２図は従来の開平演算器を示す回路
図である。
す回路図、第２図は従来の開平演算器を示す回路
図である。
Claims (1)
- 【実用新案登録請求の範囲】 演算増幅器の非反転入力側に入力信号が供給さ
れ、 その演算増幅器の出力側は直列接続された第
１、第２スイツチを通じて接地され、 その第１、第２スイツチの接続点が平滑回路を
通じて上記演算増幅器の入力側へ負帰還接続さ
れ、 上記演算増幅器の入力側に第１バイアス電圧
Vbが供給され、 上記演算増幅器の出力と第２バイアス電圧Va
とが加算回路で加算され、 その加算回路の出力がデユーテイ変換器でデユ
ーテイ比に変換され、 そのデユーテイ変換器の出力で上記第１、第２
スイツチが互いに逆に制御され、 上記デユーテイ変換器の基準電圧をVDとする
時、Va 2＝4VDVbなる関係に選定さている開平演
算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16978888U JPH057648Y2 (ja) | 1988-12-28 | 1988-12-28 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16978888U JPH057648Y2 (ja) | 1988-12-28 | 1988-12-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0292561U JPH0292561U (ja) | 1990-07-23 |
| JPH057648Y2 true JPH057648Y2 (ja) | 1993-02-25 |
Family
ID=31699705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16978888U Expired - Lifetime JPH057648Y2 (ja) | 1988-12-28 | 1988-12-28 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH057648Y2 (ja) |
-
1988
- 1988-12-28 JP JP16978888U patent/JPH057648Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0292561U (ja) | 1990-07-23 |
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