JPH0575147B2 - - Google Patents
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- JPH0575147B2 JPH0575147B2 JP61302523A JP30252386A JPH0575147B2 JP H0575147 B2 JPH0575147 B2 JP H0575147B2 JP 61302523 A JP61302523 A JP 61302523A JP 30252386 A JP30252386 A JP 30252386A JP H0575147 B2 JPH0575147 B2 JP H0575147B2
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- 230000015654 memory Effects 0.000 claims description 22
- 230000004044 response Effects 0.000 claims description 2
- 239000011159 matrix material Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 238000004088 simulation Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 239000000872 buffer Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000010618 wire wrap Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Description
〔産業上の利用分野〕
本発明はデジタル回路技術に関し、特にLSI設
計時にワイヤードロジツクによつて作られるハー
ドウエアシミユレータに関する。 〔従来の技術〕 LSIを設計する場合には、その論理設計を検証
するために、なんらかの形で論理回路のシユミレ
ーシヨンをする必要がある。従来、そのために
は、大きく分けて二つの方法があつた。 第１の方法は、対象となるLSIの論理設計と等
価な論理式群によつて構成されたシユミレーシヨ
ンプログラムによる計算機上のソフトウエアシユ
ミレーシヨンである。第２の方法は、各種ゲー
ト、フリツプフロツプ、ラツチなどの個々の論理
素子をワイヤーラツピングもしくはプリント基板
によつて実際に結線して作成したブレツドボード
モデルによるハードウエアシミユレーシヨンであ
る。 第５図はハードウエアシミユレータのブロツク
図である。 論理素子群（機能部）１は目的とするシミユレ
ータを構成するために必要な論理素子群であり、
具体的には各種ゲート、バツフア、フリツプフロ
ツプなどの規模の小さなものから、カウンタ、
ALU、メモリなどLSIレべルの規模のものまでを
含んでいる。また、各素子の入出力は完全に分離
されており、データバスなどのように双方向性を
持つものは、内部信号を使用して入出力を分離し
ている。入力信号線群２は論理素子群１の入力端
子に接続されており、同様に出力信号線群３は出
力端子に接続されている。スイツチングマトリク
ス４は出力信号線群３の中の任意の信号線を、入
力信号線群２の中の（複数の）任意の信号線に接
続し、その接続情報は外部から与えることによつ
て容易に変更できる。シミユレータに外部から入
力する外部入力信号線群５は論理素子群１の中の
バツフアに接続され、シミユレータから外部へ出
力する外部出力信号線６はスイツチングマトリク
ス４から引き出されている。 このような構成にすることにより、出力信号線
群３と入力信号線群２との接続は外部からの接続
情報で変更することができるためソフトウエアの
柔軟性とハードウエアの高速性を兼ね備えたシミ
ユレータを実現することができる。以下、論理素
子群１、およびスイツチングマトリクス４につい
て詳述する。 第６図は論理素子群（機能部）１の規格化モジ
ユールおよび規格化モジユールソケツトを示す
図、第７図は規格化基板を示す図である。 論理素子群（機能部）１は、上述したように各
種ゲート、バツフア、フリツプフロツプから、カ
ウンタ、ALU、メモリなどLSIレべルのものま
で、いろいろな規模の機能部品から構成されてい
る。そしてこれらの機能部品はすべてそれぞれの
機能を有する実際のICが第６図に示されている
ような種々のモジユールに組み込まれて使用され
ている。このモジユール７，９は、内部のICに
対する入出力が完全に分離されており、電源端子
１２，１３、GND１４，１５、入力端子列１６，
１７、出力端子列１８，１９の位置などが統一規
格によつて定められている。さらにこのモジユー
ル７，９は統一規格の基板２０上に実装して使用
される。この規格基板２０もモジユール７，９と
同様、モジユールソケツト８，１０および基板端
子に対し、電源端子、GND、入力端子列２１、
出力端子列２２の位置などが統一規格によつて定
められており、各モジユールは同一サイズのどの
モジユールソケツトに実装されても動作するよう
になつている。以上のように規格化することによ
り、結線だけでなく、論理素子群１の構成も可変
とすることができ、より高い柔軟性が得られてい
る。 第８図は４×４スイツチングマトリクス４のブ
ロツク図、第９図は第８図のスイツチングマトリ
クス４の結線の一例を示す図である。 スイツチングマトリクス４はRAM ICによつ
て実現されている。いま、第８図に示した様な４
×４のスイツチングマトリクスを Ａ−ｄ，Ｂ−ｂ，Ｃ−ｃ，Ｄ−ａ と結線することを考える。結線状態が第９図にモ
デル化して示されている。このような結線状態を
持つスイツチングマトリクス４は、左側の入力線
列（Ａ〜Ｄ）に、 （Ａ，Ｂ，Ｃ，Ｄ）＝（０，０，０，０） と入力したときは、下側の出力線列（ａ〜ｄ）
は、 （ａ，ｂ，ｃ，ｄ）＝（０，０，０，０） となり、 （Ａ，Ｂ，Ｃ，Ｄ）＝（０，０，０，１） としたときには、 （ａ，ｂ，ｃ，ｄ）＝（１，０，０，０） となる。以下同様に、スイツチングマトリクス４
はそれぞれの（Ａ，Ｂ，Ｃ，Ｄ）の組み合わせに
１対１に対応する合計16通りの（ａ，ｂ，ｃ，
ｄ）のパターンを有する。このようなスイツチン
グマトリクス４は16ワード×４ビツト（アドレス
線４本、データ線４本）のRAM ICと全く同じ
機能を有することになる。よつて、第９図に示さ
れているスイツチングマトリクス４をRAM IC
によつて実現するためには、16ワード×４ビツト
のRAMに表１に示されているようなデータを書
込み、論理素子群１からの出力信号線群３をデー
タバスに、入力信号線群２をアドレスバスに接続
すればよい。 スイツチングマトリクスとしてこのように
RAM ICを用いる場合には、シミユレータとし
て機能させる前に表１のような結線情報を書込め
るようにしておく必要がある。
計時にワイヤードロジツクによつて作られるハー
ドウエアシミユレータに関する。 〔従来の技術〕 LSIを設計する場合には、その論理設計を検証
するために、なんらかの形で論理回路のシユミレ
ーシヨンをする必要がある。従来、そのために
は、大きく分けて二つの方法があつた。 第１の方法は、対象となるLSIの論理設計と等
価な論理式群によつて構成されたシユミレーシヨ
ンプログラムによる計算機上のソフトウエアシユ
ミレーシヨンである。第２の方法は、各種ゲー
ト、フリツプフロツプ、ラツチなどの個々の論理
素子をワイヤーラツピングもしくはプリント基板
によつて実際に結線して作成したブレツドボード
モデルによるハードウエアシミユレーシヨンであ
る。 第５図はハードウエアシミユレータのブロツク
図である。 論理素子群（機能部）１は目的とするシミユレ
ータを構成するために必要な論理素子群であり、
具体的には各種ゲート、バツフア、フリツプフロ
ツプなどの規模の小さなものから、カウンタ、
ALU、メモリなどLSIレべルの規模のものまでを
含んでいる。また、各素子の入出力は完全に分離
されており、データバスなどのように双方向性を
持つものは、内部信号を使用して入出力を分離し
ている。入力信号線群２は論理素子群１の入力端
子に接続されており、同様に出力信号線群３は出
力端子に接続されている。スイツチングマトリク
ス４は出力信号線群３の中の任意の信号線を、入
力信号線群２の中の（複数の）任意の信号線に接
続し、その接続情報は外部から与えることによつ
て容易に変更できる。シミユレータに外部から入
力する外部入力信号線群５は論理素子群１の中の
バツフアに接続され、シミユレータから外部へ出
力する外部出力信号線６はスイツチングマトリク
ス４から引き出されている。 このような構成にすることにより、出力信号線
群３と入力信号線群２との接続は外部からの接続
情報で変更することができるためソフトウエアの
柔軟性とハードウエアの高速性を兼ね備えたシミ
ユレータを実現することができる。以下、論理素
子群１、およびスイツチングマトリクス４につい
て詳述する。 第６図は論理素子群（機能部）１の規格化モジ
ユールおよび規格化モジユールソケツトを示す
図、第７図は規格化基板を示す図である。 論理素子群（機能部）１は、上述したように各
種ゲート、バツフア、フリツプフロツプから、カ
ウンタ、ALU、メモリなどLSIレべルのものま
で、いろいろな規模の機能部品から構成されてい
る。そしてこれらの機能部品はすべてそれぞれの
機能を有する実際のICが第６図に示されている
ような種々のモジユールに組み込まれて使用され
ている。このモジユール７，９は、内部のICに
対する入出力が完全に分離されており、電源端子
１２，１３、GND１４，１５、入力端子列１６，
１７、出力端子列１８，１９の位置などが統一規
格によつて定められている。さらにこのモジユー
ル７，９は統一規格の基板２０上に実装して使用
される。この規格基板２０もモジユール７，９と
同様、モジユールソケツト８，１０および基板端
子に対し、電源端子、GND、入力端子列２１、
出力端子列２２の位置などが統一規格によつて定
められており、各モジユールは同一サイズのどの
モジユールソケツトに実装されても動作するよう
になつている。以上のように規格化することによ
り、結線だけでなく、論理素子群１の構成も可変
とすることができ、より高い柔軟性が得られてい
る。 第８図は４×４スイツチングマトリクス４のブ
ロツク図、第９図は第８図のスイツチングマトリ
クス４の結線の一例を示す図である。 スイツチングマトリクス４はRAM ICによつ
て実現されている。いま、第８図に示した様な４
×４のスイツチングマトリクスを Ａ−ｄ，Ｂ−ｂ，Ｃ−ｃ，Ｄ−ａ と結線することを考える。結線状態が第９図にモ
デル化して示されている。このような結線状態を
持つスイツチングマトリクス４は、左側の入力線
列（Ａ〜Ｄ）に、 （Ａ，Ｂ，Ｃ，Ｄ）＝（０，０，０，０） と入力したときは、下側の出力線列（ａ〜ｄ）
は、 （ａ，ｂ，ｃ，ｄ）＝（０，０，０，０） となり、 （Ａ，Ｂ，Ｃ，Ｄ）＝（０，０，０，１） としたときには、 （ａ，ｂ，ｃ，ｄ）＝（１，０，０，０） となる。以下同様に、スイツチングマトリクス４
はそれぞれの（Ａ，Ｂ，Ｃ，Ｄ）の組み合わせに
１対１に対応する合計16通りの（ａ，ｂ，ｃ，
ｄ）のパターンを有する。このようなスイツチン
グマトリクス４は16ワード×４ビツト（アドレス
線４本、データ線４本）のRAM ICと全く同じ
機能を有することになる。よつて、第９図に示さ
れているスイツチングマトリクス４をRAM IC
によつて実現するためには、16ワード×４ビツト
のRAMに表１に示されているようなデータを書
込み、論理素子群１からの出力信号線群３をデー
タバスに、入力信号線群２をアドレスバスに接続
すればよい。 スイツチングマトリクスとしてこのように
RAM ICを用いる場合には、シミユレータとし
て機能させる前に表１のような結線情報を書込め
るようにしておく必要がある。
【表】
上述した従来のシミユレーシヨンは、どちらか
の方法にも一長一短があり、ソフトウエアシミユ
レーシヨンは柔軟性はあるが高速性に乏しく、ハ
ードウエアシミユレーシヨンは高速性を備えてい
るが各モジユールに組み込まれたICなどのゲー
ト類には制限があり、修正等により論理ゲートが
不足した場合にはモジユールを交換するか、新に
追加する必要があり、柔軟性に欠けるという欠点
がある。 本発明の目的は、LSI設計等の論理回路シミユ
レーシヨンにおいて、ソフトウエアシミユレータ
に匹敵する柔軟性と、ハードウエアシミユレータ
と同等の高速性を有するシミユレータを提供する
ことである。 〔問題点を解決するための手段〕 本発明のハードウエアシミユレータは、複数の
論理素子を用いて構成される論理回路のハードウ
エアシミユレータにおいて、論理回路へ入力され
る入力信号をアドレスとし、第１のデータを出力
する第１のメモリと、第１のメモリの出力をうけ
て第２のデータを出力するスイツチング部と、ス
イツチング部の出力をアドレスとし、第３のデー
タを出力する第２のメモリとを有し、論理回路を
構成する各論理素子の接続状態に応じてスイツチ
ング部の接続状態を制御することによつて、第１
のメモリに入力された論理回路への入力信号に対
応して論理回路から出力される期待情報が第１も
しくは第２のメモリの少なくとも一方から取り出
されることを特徴とする。 〔作用〕 このように、メモリの、論理素子の入力に対応
するアドレスに、該論理素子の出力に対応するデ
ータを格納することによりメモリ内のデータを書
換えるだけでハードウエアを変更することなく論
理修正することができ、ソフトウエアシミユレー
タなみの柔軟性を持つたハードウエアシミユレー
タが得られる。 〔実施例〕 次に、本発明の実施例について図面を参照して
説明する。 第１図は本発明のハードウエアシミユレータの
第１の実施例の概念図で、第１図ａは半加算器の
回路図、第１図ｂは本発明のハードウエアシミユ
レータを用いて半加算回路を実現した概念図、第
２図は第１０図のモジユール９Ｃが置換えられる
1Kワード×６ビツトのメモリ９Ａのブロツク図
である。 本実施例は第１０図の機能部１Ｃをメモリ１Ａ
で置換えて第１図ａの論理回路を実現したもので
ある。メモリ１Ａ中に画かれている論理素子群
は、メモリ１Ａの機能がこれらの論理素子群と同
一の機能を有することを示すために画かれたもの
である。 モジユール９Ｃは次のようにしてメモリ９Ａと
置換えられている。すなわち、メモリ９Ａのアド
レスラインA0〜A9は入力信号線群２に、またメ
モリ９ＡのデータラインD0〜D5は出力信号線群
３に接続されている。メモリ９Ａは予めアドレス
A9，A8の値だけでデータD5がナンドゲートの入
出力信号の論理値に対応して表２のようにきま
る。
の方法にも一長一短があり、ソフトウエアシミユ
レーシヨンは柔軟性はあるが高速性に乏しく、ハ
ードウエアシミユレーシヨンは高速性を備えてい
るが各モジユールに組み込まれたICなどのゲー
ト類には制限があり、修正等により論理ゲートが
不足した場合にはモジユールを交換するか、新に
追加する必要があり、柔軟性に欠けるという欠点
がある。 本発明の目的は、LSI設計等の論理回路シミユ
レーシヨンにおいて、ソフトウエアシミユレータ
に匹敵する柔軟性と、ハードウエアシミユレータ
と同等の高速性を有するシミユレータを提供する
ことである。 〔問題点を解決するための手段〕 本発明のハードウエアシミユレータは、複数の
論理素子を用いて構成される論理回路のハードウ
エアシミユレータにおいて、論理回路へ入力され
る入力信号をアドレスとし、第１のデータを出力
する第１のメモリと、第１のメモリの出力をうけ
て第２のデータを出力するスイツチング部と、ス
イツチング部の出力をアドレスとし、第３のデー
タを出力する第２のメモリとを有し、論理回路を
構成する各論理素子の接続状態に応じてスイツチ
ング部の接続状態を制御することによつて、第１
のメモリに入力された論理回路への入力信号に対
応して論理回路から出力される期待情報が第１も
しくは第２のメモリの少なくとも一方から取り出
されることを特徴とする。 〔作用〕 このように、メモリの、論理素子の入力に対応
するアドレスに、該論理素子の出力に対応するデ
ータを格納することによりメモリ内のデータを書
換えるだけでハードウエアを変更することなく論
理修正することができ、ソフトウエアシミユレー
タなみの柔軟性を持つたハードウエアシミユレー
タが得られる。 〔実施例〕 次に、本発明の実施例について図面を参照して
説明する。 第１図は本発明のハードウエアシミユレータの
第１の実施例の概念図で、第１図ａは半加算器の
回路図、第１図ｂは本発明のハードウエアシミユ
レータを用いて半加算回路を実現した概念図、第
２図は第１０図のモジユール９Ｃが置換えられる
1Kワード×６ビツトのメモリ９Ａのブロツク図
である。 本実施例は第１０図の機能部１Ｃをメモリ１Ａ
で置換えて第１図ａの論理回路を実現したもので
ある。メモリ１Ａ中に画かれている論理素子群
は、メモリ１Ａの機能がこれらの論理素子群と同
一の機能を有することを示すために画かれたもの
である。 モジユール９Ｃは次のようにしてメモリ９Ａと
置換えられている。すなわち、メモリ９Ａのアド
レスラインA0〜A9は入力信号線群２に、またメ
モリ９ＡのデータラインD0〜D5は出力信号線群
３に接続されている。メモリ９Ａは予めアドレス
A9，A8の値だけでデータD5がナンドゲートの入
出力信号の論理値に対応して表２のようにきま
る。
【表】
同様にアドレスA7，A6，でデータD4、アドレ
スA5，A4でデータD3、アドレスA3，A2でデー
タD2、アドレスA1でデータD1、アドレスA0で
データD0がきまり、メモリ内のデータが表３の
ように設定される。このようにして、第１０図の
モジユール９Ｃはメモリ９Ａによつて置換えられ
ている。
スA5，A4でデータD3、アドレスA3，A2でデー
タD2、アドレスA1でデータD1、アドレスA0で
データD0がきまり、メモリ内のデータが表３の
ように設定される。このようにして、第１０図の
モジユール９Ｃはメモリ９Ａによつて置換えられ
ている。
【表】
Claims (1)
- １ 複数の論理素子を用いて構成される論理回路
のハードウエアシミユレータにおいて、前記論理
回路へ入力される入力信号をアドレスとし、第１
のデータを出力する第１のメモリと、前記第１の
メモリの出力をうけて第２のデータを出力するス
イツチング部と、前記スイツチング部の出力をア
ドレスとし、第３のデータを出力する第２のメモ
リとを有し、前記論理回路を構成する各論理素子
の接続状態に応じて前記スイツチング部の接続状
態を制御することによつて、前記第１のメモリに
入力された前記論理回路への入力信号に対応して
該論理回路から出力される期待情報が前記第１も
しくは第２のメモリの少なくとも一方から取り出
されることを特徴とするハードウエアシミユレー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302523A JPS63153672A (ja) | 1986-12-17 | 1986-12-17 | ハ−ドウエアシミユレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302523A JPS63153672A (ja) | 1986-12-17 | 1986-12-17 | ハ−ドウエアシミユレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63153672A JPS63153672A (ja) | 1988-06-27 |
| JPH0575147B2 true JPH0575147B2 (ja) | 1993-10-19 |
Family
ID=17909986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61302523A Granted JPS63153672A (ja) | 1986-12-17 | 1986-12-17 | ハ−ドウエアシミユレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63153672A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2616659B2 (ja) * | 1993-06-14 | 1997-06-04 | 日本電気株式会社 | 実チップボードの自動配線システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916050A (ja) * | 1982-07-16 | 1984-01-27 | Nec Corp | ダイナミツクゲ−トアレイ |
-
1986
- 1986-12-17 JP JP61302523A patent/JPS63153672A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916050A (ja) * | 1982-07-16 | 1984-01-27 | Nec Corp | ダイナミツクゲ−トアレイ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63153672A (ja) | 1988-06-27 |
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