JPH0572625B2 - - Google Patents
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- JPH0572625B2 JPH0572625B2 JP61235907A JP23590786A JPH0572625B2 JP H0572625 B2 JPH0572625 B2 JP H0572625B2 JP 61235907 A JP61235907 A JP 61235907A JP 23590786 A JP23590786 A JP 23590786A JP H0572625 B2 JPH0572625 B2 JP H0572625B2
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- Japan
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- memory
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- 230000015654 memory Effects 0.000 claims description 42
- 238000006073 displacement reaction Methods 0.000 claims description 6
- 238000004364 calculation method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Landscapes
- Image Input (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は画像の合成、切り出し、回転、拡大、
縮小等を行う画像編集装置において、メモリデー
タの転送を高速に行えるようにした画像編集装置
のDMAコントローラ用アドレス発生回路に関す
る。
縮小等を行う画像編集装置において、メモリデー
タの転送を高速に行えるようにした画像編集装置
のDMAコントローラ用アドレス発生回路に関す
る。
画像編集装置用DMAコントローラとして、例
えば、特願昭61−196934号（昭和61年８月22日出
願）によつて提案されたものがある。この画像編
集装置用DMAコントローラは画像メモリのライ
ン方向のワード数をセツトするMAP（メモリアド
レスピツチ）レジスタと、転送元および転送先の
メモリアドレスをそれぞれセツトするアドレスレ
ジスタと、MAPの加減、１の加減等の演算をお
こなう単一の演算回路を備えており、１の加減に
よつてライン方向のアドレスを求め、MAPの加
減によつて次ラインへ移行する際のアドレスを求
めて転送元メモリの画像データを転送先メモリへ
転送するようにしている。
えば、特願昭61−196934号（昭和61年８月22日出
願）によつて提案されたものがある。この画像編
集装置用DMAコントローラは画像メモリのライ
ン方向のワード数をセツトするMAP（メモリアド
レスピツチ）レジスタと、転送元および転送先の
メモリアドレスをそれぞれセツトするアドレスレ
ジスタと、MAPの加減、１の加減等の演算をお
こなう単一の演算回路を備えており、１の加減に
よつてライン方向のアドレスを求め、MAPの加
減によつて次ラインへ移行する際のアドレスを求
めて転送元メモリの画像データを転送先メモリへ
転送するようにしている。
この画像編集装置用DMAコントローラによれ
ば、単一の演算回路によつて転送元および転送先
のアドレスを求めるようにしているため、転送元
および転送先のアドレス計算を行う２組のアドレ
ス発生回路を有するもの（例えば、情報処理学会
論文誌Vol.24、No.24「２次元ブロツク転送による
メモリアドレス制御方式の提案と文書画像処理へ
の応用」）に比較すると、ハード構成を簡素化す
ることができる。
ば、単一の演算回路によつて転送元および転送先
のアドレスを求めるようにしているため、転送元
および転送先のアドレス計算を行う２組のアドレ
ス発生回路を有するもの（例えば、情報処理学会
論文誌Vol.24、No.24「２次元ブロツク転送による
メモリアドレス制御方式の提案と文書画像処理へ
の応用」）に比較すると、ハード構成を簡素化す
ることができる。
しかし、この画像編集装置用DMAコントロー
ラによれば、ハード構成は簡単になつたが、転送
元および転送先のアドレスを単一の演算回路で求
めているため、ある程度処理速度が低下すると言
う不都合がある。さらに、転送領域が矩形でない
場合、例えば、円や三角形あるいはその他任意の
形状の場合は、１ライン毎（又は１ブロツク毎）
に転送元先頭アドレス、転送先先頭アドレスの両
方のアドレスと、転送ワード数等を設定しなけれ
ばならないため、更に処理時間を必要とすると言
う不都合がある。
ラによれば、ハード構成は簡単になつたが、転送
元および転送先のアドレスを単一の演算回路で求
めているため、ある程度処理速度が低下すると言
う不都合がある。さらに、転送領域が矩形でない
場合、例えば、円や三角形あるいはその他任意の
形状の場合は、１ライン毎（又は１ブロツク毎）
に転送元先頭アドレス、転送先先頭アドレスの両
方のアドレスと、転送ワード数等を設定しなけれ
ばならないため、更に処理時間を必要とすると言
う不都合がある。
本発明は上記に鑑みてなされたものであり、転
送領域が矩形以外の形状であつたとしても高速処
理によつて画像データの転送をできるようにする
ため、転送元アドレスと転送先ア……を提供する
ものである。」を「画像メモリの横幅であるメモ
リアドレスピツチを設定するメモリアドレスピツ
チレジスタと、 ソース領域の転送アドレスを設定するアドレス
レジスタと、 転送アドレスに対する１の加減算によつて次の
転送アドレス演算を行い、かつ、メモリアドレス
ピツチと、転送アドレスが属するラインの先頭ア
ドレスとに基づいて、ソース領域の次のラインの
先頭アドレス演算を行う第１の演算回路と、 ソース領域のアドレスとデステイネーシヨン領
域の対応するアドレスの変位量を設定するアドレ
スオフセツトレジスタと、 ソース領域の転送アドレスと変位量との加減算
によつてデステイネーシヨン領域の転送アドレス
を演算する第２の演算回路と、 ソース領域の転送アドレスを格納するソースメ
モリアドレスレジスタと、 ソースメモリアドレスレジスタと並列に配置さ
れ、デステイネーシヨン領域の転送アドレスを格
納するデステイネーシヨンメモリアドレスレジス
タとを備えたことを特徴とする画像編集装置の
DMAコントローラ用アドレス発生回路を提供す
るものである。
送領域が矩形以外の形状であつたとしても高速処
理によつて画像データの転送をできるようにする
ため、転送元アドレスと転送先ア……を提供する
ものである。」を「画像メモリの横幅であるメモ
リアドレスピツチを設定するメモリアドレスピツ
チレジスタと、 ソース領域の転送アドレスを設定するアドレス
レジスタと、 転送アドレスに対する１の加減算によつて次の
転送アドレス演算を行い、かつ、メモリアドレス
ピツチと、転送アドレスが属するラインの先頭ア
ドレスとに基づいて、ソース領域の次のラインの
先頭アドレス演算を行う第１の演算回路と、 ソース領域のアドレスとデステイネーシヨン領
域の対応するアドレスの変位量を設定するアドレ
スオフセツトレジスタと、 ソース領域の転送アドレスと変位量との加減算
によつてデステイネーシヨン領域の転送アドレス
を演算する第２の演算回路と、 ソース領域の転送アドレスを格納するソースメ
モリアドレスレジスタと、 ソースメモリアドレスレジスタと並列に配置さ
れ、デステイネーシヨン領域の転送アドレスを格
納するデステイネーシヨンメモリアドレスレジス
タとを備えたことを特徴とする画像編集装置の
DMAコントローラ用アドレス発生回路を提供す
るものである。
以下、本発明の画像編集装置のDMAコントロ
ーラ用アドレス発生回路について説明する。
ーラ用アドレス発生回路について説明する。
第１図は本発明の第１の実施例を示すものであ
る。１はコントロール部（図示せず）からアドレ
ス発生回路にデータを設定するための制御データ
バス、２は画像メモリの横幅を設定するメモリア
ドレスピツチ（MAP）レジスタ、３は転送元お
よび転送先のアドレス計算をするALUであり、＋
０、±１、±MAPの演算が可能である。４はALU
３に０を入力する為のゼロドライバー、５，６は
後述するアドレスをセツトするためのアドレスレ
ジスタ、７はアドレスレジスタ５，６にCPU（図
示せず）からのアドレス情報を設定するバスドラ
イバー、８はアドレスのオフセツト値を設定する
アドレスオフセツトレジスタ（OSREG）、９は
アドレスのオフセツト演算を行うALUであり、＋
オフセツト、−オフセツトの演算が可能である。
１０は転送元のメモリアドレスを格納するソース
メモリアドレスレジスタ、１１は転送先のメモリ
アドレスを格納するデステイネーシヨンメモリア
ドレスレジスタ、１５，１６は転送元、転送先の
アドレスを示すアドレスバスである。
る。１はコントロール部（図示せず）からアドレ
ス発生回路にデータを設定するための制御データ
バス、２は画像メモリの横幅を設定するメモリア
ドレスピツチ（MAP）レジスタ、３は転送元お
よび転送先のアドレス計算をするALUであり、＋
０、±１、±MAPの演算が可能である。４はALU
３に０を入力する為のゼロドライバー、５，６は
後述するアドレスをセツトするためのアドレスレ
ジスタ、７はアドレスレジスタ５，６にCPU（図
示せず）からのアドレス情報を設定するバスドラ
イバー、８はアドレスのオフセツト値を設定する
アドレスオフセツトレジスタ（OSREG）、９は
アドレスのオフセツト演算を行うALUであり、＋
オフセツト、−オフセツトの演算が可能である。
１０は転送元のメモリアドレスを格納するソース
メモリアドレスレジスタ、１１は転送先のメモリ
アドレスを格納するデステイネーシヨンメモリア
ドレスレジスタ、１５，１６は転送元、転送先の
アドレスを示すアドレスバスである。
第２図は第１図に示したアドレス発生回路２０
を含んだ画像編集装置を示し、２１，２２は画像
メモリ、２３はメモリ間のデータを転送するデー
タバスである。
を含んだ画像編集装置を示し、２１，２２は画像
メモリ、２３はメモリ間のデータを転送するデー
タバスである。
ここで、第３図の転送元メモリ２１より矩形領
域を切り出して転送先メモリ２２へ転送する場合
について説明する。本発明では画像メモリの横幅
の大きさはMAPと言う大きさに固定されている
ものとする。これは通常画像編集が同一文書（同
一メモリ内）あるいは同一サイズ文書（特にA4
サイズ：同一サイズのメモリ）の間で行うことが
多く、MAP（換言すれば、画像メモリの横幅）が
固定でも不都合がないからである。第３図に示す
ように、転送する矩形領域Ｔの横幅をＨワード、
縦の長さをＶラインとする。移動したい画像の先
頭アドレスをＳとする。これを変位なく別のペー
ジの画像メモリ（ここでは転送メモリ）２２へ転
送する場合のアドレスをS′とする。実際にはS′か
ら水平方向にH′ワード、垂直方向にV′ライン変
位（オフセツト）したアドレスＤへＳのデータを
転送することになり、S′からＤへのアドレスのオ
フセツト量はV′×MAP＋H′である。
域を切り出して転送先メモリ２２へ転送する場合
について説明する。本発明では画像メモリの横幅
の大きさはMAPと言う大きさに固定されている
ものとする。これは通常画像編集が同一文書（同
一メモリ内）あるいは同一サイズ文書（特にA4
サイズ：同一サイズのメモリ）の間で行うことが
多く、MAP（換言すれば、画像メモリの横幅）が
固定でも不都合がないからである。第３図に示す
ように、転送する矩形領域Ｔの横幅をＨワード、
縦の長さをＶラインとする。移動したい画像の先
頭アドレスをＳとする。これを変位なく別のペー
ジの画像メモリ（ここでは転送メモリ）２２へ転
送する場合のアドレスをS′とする。実際にはS′か
ら水平方向にH′ワード、垂直方向にV′ライン変
位（オフセツト）したアドレスＤへＳのデータを
転送することになり、S′からＤへのアドレスのオ
フセツト量はV′×MAP＋H′である。
又ページ毎にＰ（Ｐは１ページのメモリ量、換
言すれば１ページの全ワード数）だけのオフセツ
トがあるとすれば、全オフセツトはOS（全オフセ
ツト）＝Ｐ（ページのオフセツト）＋V′×MAP（垂
直方向のオフセツト）＋H′（水平方向のオフセツ
ト）となる。尚、ページ毎にオフセツトＰがある
と言うことはS′＝Ｓ＋Ｐのアドレス関係にあると
言う事である。以上より転送元先頭アドレスと転
送先先頭アドレスＤのアドレス関係は、 Ｄ（転送先先頭アドレス）＝Ｓ（転送元先頭アド
レス）＋OS（オフセツト）という関係が成り立つ。
この関係が移動矩形内の全ワードについて成り立
つ事は明らかである。
言すれば１ページの全ワード数）だけのオフセツ
トがあるとすれば、全オフセツトはOS（全オフセ
ツト）＝Ｐ（ページのオフセツト）＋V′×MAP（垂
直方向のオフセツト）＋H′（水平方向のオフセツ
ト）となる。尚、ページ毎にオフセツトＰがある
と言うことはS′＝Ｓ＋Ｐのアドレス関係にあると
言う事である。以上より転送元先頭アドレスと転
送先先頭アドレスＤのアドレス関係は、 Ｄ（転送先先頭アドレス）＝Ｓ（転送元先頭アド
レス）＋OS（オフセツト）という関係が成り立つ。
この関係が移動矩形内の全ワードについて成り立
つ事は明らかである。
以下、動作を説明する。転送に先だち、ホスト
のCPUより転送元メモリ２１の先頭アドレスＳ
がアドレスレジスタ５へ、転送元と転送先のアド
レスの変位量（オフセツト）がアドレスオフセツ
トレジスタ８へ設定され、オフセツトの値に基づ
いて、オフセツトが正の場合はＢ＋Ａ、オフセツ
トが負の場合はＢ−ＡのオペレーシヨンがALU
９に設定される。また、矩形領域Ｔの水平ワード
数Ｈおよび垂直ラインＶの値が制御部のワードカ
ウンタおよびラインカウンタ（図示せず）に設定
される。ワードカウンタは必要データ数転送した
所で次のラインへの移行を指示し、ラインカウン
タは必要ラインの転送を行つたとき操作の終了を
指示する。以上の設定が終了したら転送を開始す
る。
のCPUより転送元メモリ２１の先頭アドレスＳ
がアドレスレジスタ５へ、転送元と転送先のアド
レスの変位量（オフセツト）がアドレスオフセツ
トレジスタ８へ設定され、オフセツトの値に基づ
いて、オフセツトが正の場合はＢ＋Ａ、オフセツ
トが負の場合はＢ−ＡのオペレーシヨンがALU
９に設定される。また、矩形領域Ｔの水平ワード
数Ｈおよび垂直ラインＶの値が制御部のワードカ
ウンタおよびラインカウンタ（図示せず）に設定
される。ワードカウンタは必要データ数転送した
所で次のラインへの移行を指示し、ラインカウン
タは必要ラインの転送を行つたとき操作の終了を
指示する。以上の設定が終了したら転送を開始す
る。
まず、最初に、アドレスレジスタ５の内容（転
送元先頭アドレスＳ）をアドレスレジスタ６へコ
ピーし、次にアドレスレジスタ６の内容をソース
アドレスレジスタ１０へ設定し、同時にアドレス
レジスタ６の内容をALU９へ送り、アドレスオ
フセツトレジスタ８の内容（オフセツト）と加算
（あるいは減算）した値をデステイネーシヨンア
ドレスレジスタ１１へ設定する。次にアドレスレ
ジスタ６の内容にALU３で＋１した値をアドレ
スレジスタ６へ格納する。この時点でアドレスレ
ジスタ６の内容はＳ＋１となり、次の転送元アド
レスを示す。同時に水平ワード数のワードカウン
タを−１する。
送元先頭アドレスＳ）をアドレスレジスタ６へコ
ピーし、次にアドレスレジスタ６の内容をソース
アドレスレジスタ１０へ設定し、同時にアドレス
レジスタ６の内容をALU９へ送り、アドレスオ
フセツトレジスタ８の内容（オフセツト）と加算
（あるいは減算）した値をデステイネーシヨンア
ドレスレジスタ１１へ設定する。次にアドレスレ
ジスタ６の内容にALU３で＋１した値をアドレ
スレジスタ６へ格納する。この時点でアドレスレ
ジスタ６の内容はＳ＋１となり、次の転送元アド
レスを示す。同時に水平ワード数のワードカウン
タを−１する。
次にソースアドレスレジスタ１０のアドレスの
データをデステイネーシヨンアドレスレジスタ１
１のアドレスへ転送する。ここで水平ワードカウ
ント値が０でないなら、換言すれば、１ラインの
転送が終了していなければ、アドレスレジスタ６
の内容をソースアドレスレジスタ１０へ設定し、
同時にアドレスレジスタ６の内容をALU９へ送
り、アドレスオフセツトレジスタ８の内容と加算
（あるいは減算）し、デステイネーシヨンレジス
タ１１へ設定する。以後、この操作をくり返す。
他方、水平ワードカウンタ値が０であれば（１ラ
インの転送が終了していれば）、アドレスレジス
タ５の内容にMAPを加算し、アドレスレジスタ
５へ格納する。同時にラインカウンタの垂直ライ
ンカウンタ値を−１とする。ここで垂直ラインカ
ウント値が０でなければ、換言すれば、全ライン
の転送が終了していなければ、再度アドレスレジ
スタ５の内容をアドレスレジスタ６へコピーし、
処理を繰り返す。以上の手順を第４図のフローチ
ヤートに示す。尚、説明の都合上ステツプ２とス
テツプ３は分離してあるが、実際の処理ではステ
ツプ２とステツプ３をパイプライン処理化できる
ので２ワード目（又はＮワード目）のアドレス演
算と１ワード目（又はＮ−１ワード目）のメモリ
データ転送は同一時間に行う事が可能であり、１
ステツプで１ワードデータを転送する事ができ
る。本実施例では２次元記憶された画像の高速移
動の場合について説明したが、本発明は一次元に
データが配列された場合でも一定値だけテータの
格納域を変更したい場合（ブロツク転送）等も有
効である（例えばデータのソーテイング等）。又、
編集では異なつたエリアに同時にデータを書き込
む等の処理が可能である。
データをデステイネーシヨンアドレスレジスタ１
１のアドレスへ転送する。ここで水平ワードカウ
ント値が０でないなら、換言すれば、１ラインの
転送が終了していなければ、アドレスレジスタ６
の内容をソースアドレスレジスタ１０へ設定し、
同時にアドレスレジスタ６の内容をALU９へ送
り、アドレスオフセツトレジスタ８の内容と加算
（あるいは減算）し、デステイネーシヨンレジス
タ１１へ設定する。以後、この操作をくり返す。
他方、水平ワードカウンタ値が０であれば（１ラ
インの転送が終了していれば）、アドレスレジス
タ５の内容にMAPを加算し、アドレスレジスタ
５へ格納する。同時にラインカウンタの垂直ライ
ンカウンタ値を−１とする。ここで垂直ラインカ
ウント値が０でなければ、換言すれば、全ライン
の転送が終了していなければ、再度アドレスレジ
スタ５の内容をアドレスレジスタ６へコピーし、
処理を繰り返す。以上の手順を第４図のフローチ
ヤートに示す。尚、説明の都合上ステツプ２とス
テツプ３は分離してあるが、実際の処理ではステ
ツプ２とステツプ３をパイプライン処理化できる
ので２ワード目（又はＮワード目）のアドレス演
算と１ワード目（又はＮ−１ワード目）のメモリ
データ転送は同一時間に行う事が可能であり、１
ステツプで１ワードデータを転送する事ができ
る。本実施例では２次元記憶された画像の高速移
動の場合について説明したが、本発明は一次元に
データが配列された場合でも一定値だけテータの
格納域を変更したい場合（ブロツク転送）等も有
効である（例えばデータのソーテイング等）。又、
編集では異なつたエリアに同時にデータを書き込
む等の処理が可能である。
第５図および第６図は本発明の第２の実施例を
示す説明図である。第１の実施例では転送領域Ｔ
が矩形の場合について説明したが、転送領域Ｔが
矩形以外の場合について説明する。第５図に示す
様な任意形状の領域Ｔの転送の場合、任意形状を
第６図に示す様に複数の矩形L1，L2…に近似分
類して、２次元的転送を行う必要があり、この場
合従来の方法では各矩形L1，L2の転送元、転送
先のアドレスをアドレス発生回路に設定して
DMA転送を行う必要があつた。しかし、本発明
では転送元先頭アドレス（Ｓ）と転送先先頭アド
レス（Ｄ）のオフセツト値を一旦設定すれば各矩
形領域L1，L2…に対しては、転送元先頭アドレ
ス（Ｓ）のみ指定してDMA転送を行えば良く、
設定するアドレスデータが半減し、処理の高速
化、簡易化がはかれる。
示す説明図である。第１の実施例では転送領域Ｔ
が矩形の場合について説明したが、転送領域Ｔが
矩形以外の場合について説明する。第５図に示す
様な任意形状の領域Ｔの転送の場合、任意形状を
第６図に示す様に複数の矩形L1，L2…に近似分
類して、２次元的転送を行う必要があり、この場
合従来の方法では各矩形L1，L2の転送元、転送
先のアドレスをアドレス発生回路に設定して
DMA転送を行う必要があつた。しかし、本発明
では転送元先頭アドレス（Ｓ）と転送先先頭アド
レス（Ｄ）のオフセツト値を一旦設定すれば各矩
形領域L1，L2…に対しては、転送元先頭アドレ
ス（Ｓ）のみ指定してDMA転送を行えば良く、
設定するアドレスデータが半減し、処理の高速
化、簡易化がはかれる。
以上説明した通り、本発明の画像編集装置の
DMAコントローラ用アドレス発生回路によれ
ば、転送元アドレスと転送先アドレスの変位量
（オフセツト）を設定するアドレスオフセツトレ
ジスタを設けるとともにアドレスのオフセツト演
算を行うALUを設けたため、転送元アドレスと
転送先アドレスを同時に設定することが可能とな
り、高速のメモリ転送が可能となり、矩形及び矩
形以外の移動形状においてパラメータの設定数を
少なくすることができ、処理時間を短縮すること
が可能である。
DMAコントローラ用アドレス発生回路によれ
ば、転送元アドレスと転送先アドレスの変位量
（オフセツト）を設定するアドレスオフセツトレ
ジスタを設けるとともにアドレスのオフセツト演
算を行うALUを設けたため、転送元アドレスと
転送先アドレスを同時に設定することが可能とな
り、高速のメモリ転送が可能となり、矩形及び矩
形以外の移動形状においてパラメータの設定数を
少なくすることができ、処理時間を短縮すること
が可能である。
第１図は本発明のアドレス発生回路の構成図を
示す。第２図は編集装置の一部を示す説明図。第
３図は画像移動の説明図。第４図は転送手順のフ
ロチヤート。第５図は本発明の第２の実施例を説
明する任意形状の転送の説明図。第６図は任意形
状の矩形近似分類の説明図。 符号の説明、１……データバス、２……MAP
レジスタ、３……ALU、４……ゼロドライバー、
５……アドレスレジスタ（A1）、６……アドレス
レジスタ（A2）、７……バスドライバー、８……
アドレスオフセツトレジスタ（OSREG）、９…
…ALU、１０……ソースメモリアドレスレジス
タ、１１……デステイネーシヨンメモリアドレス
レジスタ、１５，１６……アドレスバス、２０…
…アドレス発生回路、２１，２２……イメージメ
モリ、２３……データバス。
示す。第２図は編集装置の一部を示す説明図。第
３図は画像移動の説明図。第４図は転送手順のフ
ロチヤート。第５図は本発明の第２の実施例を説
明する任意形状の転送の説明図。第６図は任意形
状の矩形近似分類の説明図。 符号の説明、１……データバス、２……MAP
レジスタ、３……ALU、４……ゼロドライバー、
５……アドレスレジスタ（A1）、６……アドレス
レジスタ（A2）、７……バスドライバー、８……
アドレスオフセツトレジスタ（OSREG）、９…
…ALU、１０……ソースメモリアドレスレジス
タ、１１……デステイネーシヨンメモリアドレス
レジスタ、１５，１６……アドレスバス、２０…
…アドレス発生回路、２１，２２……イメージメ
モリ、２３……データバス。
Claims (1)
- 【特許請求の範囲】 １ 転送元画像メモリの指定されたソース領域の
画像データを転送先画像メモリの指定されたデス
テイネーシヨン領域へ転送するDMAコントロー
ラにおいて、 前記画像メモリの横幅であるメモリアドレスピ
ツチを設定するメモリアドレスピツチレジスタ
と、 前記ソース領域の転送アドレスを設定するアド
レスレジスタと、 前記転送アドレスに対する１の加減算によつて
次の転送アドレス演算を行い、かつ、前記メモリ
アドレスピツチと、転送アドレスが属するライン
の先頭アドレスとに基づいて、前記ソース領域の
次のラインの先頭アドレス演算を行う第１の演算
回路と、 前記ソース領域のアドレスと前記デステイネー
シヨン領域の対応するアドレスの変位量を設定す
るアドレスオフセツトレジスタと、 前記ソース領域の前記転送アドレスと前記変位
量との加減算によつて前記デステイネーシヨン領
域の転送アドレスを演算する第２の演算回路と、 前記ソース領域の前記転送アドレスを格納する
ソースメモリアドレスレジスタと、 前記ソースメモリアドレスレジスタと並列に配
置され、前記デステイネーシヨン領域の前記転送
アドレスを格納するデステイネーシヨンメモリア
ドレスレジスタとを備えたことを特徴とする画像
編集装置のDMAコントローラ用アドレス発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23590786A JPS6389984A (ja) | 1986-10-03 | 1986-10-03 | 画像編集装置のｄｍａコントロ−ラ用アドレス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23590786A JPS6389984A (ja) | 1986-10-03 | 1986-10-03 | 画像編集装置のｄｍａコントロ−ラ用アドレス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6389984A JPS6389984A (ja) | 1988-04-20 |
| JPH0572625B2 true JPH0572625B2 (ja) | 1993-10-12 |
Family
ID=16993003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23590786A Granted JPS6389984A (ja) | 1986-10-03 | 1986-10-03 | 画像編集装置のｄｍａコントロ−ラ用アドレス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6389984A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5585864A (en) * | 1992-06-24 | 1996-12-17 | Seiko Epson Corporation | Apparatus for effecting high speed transfer of video data into a video memory using direct memory access |
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| JP4514173B2 (ja) * | 2000-10-13 | 2010-07-28 | キヤノン株式会社 | データ処理方法および画像処理装置 |
| JP4686104B2 (ja) | 2002-04-22 | 2011-05-18 | 富士通セミコンダクター株式会社 | Ｄｍａコントローラ |
| JP2008033713A (ja) * | 2006-07-31 | 2008-02-14 | Fuji Xerox Co Ltd | ダイレクトメモリアクセスコントローラ及び画像処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60124764A (ja) * | 1983-12-12 | 1985-07-03 | Minolta Camera Co Ltd | ダイレクトメモリアクセス制御装置 |
-
1986
- 1986-10-03 JP JP23590786A patent/JPS6389984A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60124764A (ja) * | 1983-12-12 | 1985-07-03 | Minolta Camera Co Ltd | ダイレクトメモリアクセス制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6389984A (ja) | 1988-04-20 |
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