JPH056933B2 - - Google Patents
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- Publication number
- JPH056933B2 JPH056933B2 JP60264477A JP26447785A JPH056933B2 JP H056933 B2 JPH056933 B2 JP H056933B2 JP 60264477 A JP60264477 A JP 60264477A JP 26447785 A JP26447785 A JP 26447785A JP H056933 B2 JPH056933 B2 JP H056933B2
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- JP
- Japan
- Prior art keywords
- converter
- evaluated
- pulse generator
- bit
- wave signal
- Prior art date
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- Expired - Lifetime
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- 238000011156 evaluation Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、Ｄ／Ａ変換器評価装置に関するもの
であり、詳しくは、高速型のＤ／Ａ変換器のダイ
ナミツク作動の評価に好適な装置に関するもので
ある。
であり、詳しくは、高速型のＤ／Ａ変換器のダイ
ナミツク作動の評価に好適な装置に関するもので
ある。
（従来の技術）
第４図は、従来の高速型Ｄ／Ａ変換器のダイナ
ミツク特性を評価する装置の一例を示すブロツク
図である。第４図において、１は正弦波デジタル
パターンデータを発生するパターン発生器であ
り、その出力データは被評価Ｄ／Ａ変換器（以下
Ｄ／Ａ変換器という）２に加えられてアナログ正
弦波信号に変換される。３はＤ／Ａ変換器２から
変換出力されるアナログ正弦波信号の歪率を測定
する歪率計である。
ミツク特性を評価する装置の一例を示すブロツク
図である。第４図において、１は正弦波デジタル
パターンデータを発生するパターン発生器であ
り、その出力データは被評価Ｄ／Ａ変換器（以下
Ｄ／Ａ変換器という）２に加えられてアナログ正
弦波信号に変換される。３はＤ／Ａ変換器２から
変換出力されるアナログ正弦波信号の歪率を測定
する歪率計である。
このように構成することにより、Ｄ／Ａ変換器
２から変換出力されるアナログ正弦波信号の歪率
は歪率計３で測定されることになる。
２から変換出力されるアナログ正弦波信号の歪率
は歪率計３で測定されることになる。
（発明が解決しようとする問題点）
しかし、このような従来の構造では、例えば
Ｄ／Ａ変換器２が10ビツト程度の分解能になるよ
うに構成されていて10MHz程度の高速で駆動され
ている場合には、その最小分解能入力ビツト（以
下LSBという）が高速に動作していることを確
認することは困難である。
Ｄ／Ａ変換器２が10ビツト程度の分解能になるよ
うに構成されていて10MHz程度の高速で駆動され
ている場合には、その最小分解能入力ビツト（以
下LSBという）が高速に動作していることを確
認することは困難である。
本発明は、このような点に着目してなされたも
のであつて、その目的は、比較的簡単な構成で、
Ｄ／Ａ変換器のダイナミツク特性をLSBまで評
価できる装置を提供することにある。
のであつて、その目的は、比較的簡単な構成で、
Ｄ／Ａ変換器のダイナミツク特性をLSBまで評
価できる装置を提供することにある。
（問題点を解決するための手段）
このような目的を達成する本発明は、周波数が
被評価Ｄ／Ａ変換器の最高速度に対応しデユーテ
イレシオが一定の矩形波信号を出力するパルス発
生器と、 被評価Ｄ／Ａ変換器のビツト入力端子を１つず
つ選択して前記パルス発生器の出力信号を個別に
入力するスイツチと、 被評価Ｄ／Ａ変換器の出力信号の基本波成分の
レベルを選択的に測定する手段、とで構成された
ことを特徴とする。
被評価Ｄ／Ａ変換器の最高速度に対応しデユーテ
イレシオが一定の矩形波信号を出力するパルス発
生器と、 被評価Ｄ／Ａ変換器のビツト入力端子を１つず
つ選択して前記パルス発生器の出力信号を個別に
入力するスイツチと、 被評価Ｄ／Ａ変換器の出力信号の基本波成分の
レベルを選択的に測定する手段、とで構成された
ことを特徴とする。
（実施例）
以下、図面を用いて詳細に説明する。
第１図は本発明の一実施例を示すブロツク図で
あり、第４図と同一部分には同一符号を付けてい
る。第１図において、４は駆動回路であり、Ｄ／
Ａ変換器２のビツト入力端子を１つずつ選択して
周波数がＤ／Ａ変換器２の最高速度に対応しデユ
ーテイレシオが一定の矩形波信号を個別に入力す
る機能を有する。５は選択レベル計であり、Ｄ／
Ａ変換器２の出力信号の基本周波数成分のレベル
を選択的に測定する機能を有する。このような選
択レベル計としては例えばスペクトラムアナライ
ザを用いる。
あり、第４図と同一部分には同一符号を付けてい
る。第１図において、４は駆動回路であり、Ｄ／
Ａ変換器２のビツト入力端子を１つずつ選択して
周波数がＤ／Ａ変換器２の最高速度に対応しデユ
ーテイレシオが一定の矩形波信号を個別に入力す
る機能を有する。５は選択レベル計であり、Ｄ／
Ａ変換器２の出力信号の基本周波数成分のレベル
を選択的に測定する機能を有する。このような選
択レベル計としては例えばスペクトラムアナライ
ザを用いる。
第２図は、第１図の駆動回路４の具体例を示す
回路図である。第２図において、PGは周波数が
Ｄ／Ａ変換器２の最高速度に対応しデユーテイレ
シオが50％の矩形波信号を発生するパルス発生器
である。この矩形波信号は、スイツチSW４０〜
SW４ｎを介してＤ／Ａ変換器２の各ビツト入力
端子DO〜Dnのいずれか１つに個別に加えられる
とともに、遅延回路DLを介してクロツク端子CK
に加えられる。ここで、スイツチSW４０〜SW
４ｎは、任意の１つのビツト入力端子のみを選択
的にパルス発生器PGに接続して他のビツト入力
端子はすべて共通電位点に接続するように構成さ
れている。遅延回路DLの遅延時間は、スイツチ
SW４０〜SW４ｎの切換設定に十分な時間に設
定されている。なお、Ａはアナログ信号の出力端
子である。
回路図である。第２図において、PGは周波数が
Ｄ／Ａ変換器２の最高速度に対応しデユーテイレ
シオが50％の矩形波信号を発生するパルス発生器
である。この矩形波信号は、スイツチSW４０〜
SW４ｎを介してＤ／Ａ変換器２の各ビツト入力
端子DO〜Dnのいずれか１つに個別に加えられる
とともに、遅延回路DLを介してクロツク端子CK
に加えられる。ここで、スイツチSW４０〜SW
４ｎは、任意の１つのビツト入力端子のみを選択
的にパルス発生器PGに接続して他のビツト入力
端子はすべて共通電位点に接続するように構成さ
れている。遅延回路DLの遅延時間は、スイツチ
SW４０〜SW４ｎの切換設定に十分な時間に設
定されている。なお、Ａはアナログ信号の出力端
子である。
第３図は、Ｄ／Ａ変換器２の具体例を示す回路
図であり、Ｒ−2R型の例を示している。第３図
において、Vrは基準電圧源である。基準電圧源
Vrの一側端子は共通電位点に接続され、＋側端子
は各ビツト入力端子DO〜Dnに対応したスイツチ
SW２０〜SW２ｎの一方の固定接点ａに接続さ
れている。なお、スイツチSW２０〜SW２ｎの
他方の固定接点ｂは共通電位点に接続され、可動
接点ｃは直列接続されている複数の抵抗Ｒの接続
点にそれぞれ抵抗2Rを介して接続されている。
そして、これら抵抗Ｒの直列回路の両端は抵抗Ｒ
を介して共通電位点に接続され、一端のこれら抵
抗Ｒの接続点にはアナログ信号出力端子Ａが接続
されている。
図であり、Ｒ−2R型の例を示している。第３図
において、Vrは基準電圧源である。基準電圧源
Vrの一側端子は共通電位点に接続され、＋側端子
は各ビツト入力端子DO〜Dnに対応したスイツチ
SW２０〜SW２ｎの一方の固定接点ａに接続さ
れている。なお、スイツチSW２０〜SW２ｎの
他方の固定接点ｂは共通電位点に接続され、可動
接点ｃは直列接続されている複数の抵抗Ｒの接続
点にそれぞれ抵抗2Rを介して接続されている。
そして、これら抵抗Ｒの直列回路の両端は抵抗Ｒ
を介して共通電位点に接続され、一端のこれら抵
抗Ｒの接続点にはアナログ信号出力端子Ａが接続
されている。
このように構成された装置の作動について説明
する。
する。
ビツト入力端子DO〜Dnには、駆動回路４のパ
ルス発生器PGから、周波数がＤ／Ａ変換器２の
最高速度に対応しデユーテイレシオが50％の矩形
波信号が、スイツチSW４０〜SW４ｎを介して
スイツチSW２０〜SW２ｎを選択的に１ビツト
ずつ切換駆動するためのビツト制御信号として加
えられる。これにより、アナログ信号出力端子Ａ
には、基準電圧源Vrの出力電圧の大きさが指定
されたビツトの重みに従つて分圧された所定の振
幅を有し、周波数がＤ／Ａ変換器２の最高速度に
対応しデユーテイレシオが50％の矩形波信号が出
力されることになる。ここで、Ｄ／Ａ変換器２の
各ビツト入力端子DO〜Dnのそれぞれの１つに選
択的にパルス発生器PGの出力信号を加えた場合
にＤ／Ａ変換器２のアナログ信号出力端子Ａに出
力される矩形波信号の振幅の理論値は、予め計算
で求めることができる。
ルス発生器PGから、周波数がＤ／Ａ変換器２の
最高速度に対応しデユーテイレシオが50％の矩形
波信号が、スイツチSW４０〜SW４ｎを介して
スイツチSW２０〜SW２ｎを選択的に１ビツト
ずつ切換駆動するためのビツト制御信号として加
えられる。これにより、アナログ信号出力端子Ａ
には、基準電圧源Vrの出力電圧の大きさが指定
されたビツトの重みに従つて分圧された所定の振
幅を有し、周波数がＤ／Ａ変換器２の最高速度に
対応しデユーテイレシオが50％の矩形波信号が出
力されることになる。ここで、Ｄ／Ａ変換器２の
各ビツト入力端子DO〜Dnのそれぞれの１つに選
択的にパルス発生器PGの出力信号を加えた場合
にＤ／Ａ変換器２のアナログ信号出力端子Ａに出
力される矩形波信号の振幅の理論値は、予め計算
で求めることができる。
従つて、Ｄ／Ａ変換器２の各ビツトがパルス発
生器PGから出力される矩形波信号により選択的
に駆動された状態におけるアナログ出力信号の基
本波成分の大きさを測定することにより、MSB
からLSBまでの各ビツトの最高速度における
Ｄ／Ａ変換動作の状態を各ビツト毎に単独に評価
することができる。
生器PGから出力される矩形波信号により選択的
に駆動された状態におけるアナログ出力信号の基
本波成分の大きさを測定することにより、MSB
からLSBまでの各ビツトの最高速度における
Ｄ／Ａ変換動作の状態を各ビツト毎に単独に評価
することができる。
ここで、アナログ出力信号の波形品位の評価に
あたつては、ｎ次高調波まで観測する必要がある
ことから、本発明に係る装置では波形品位の評価
は除外する。
あたつては、ｎ次高調波まで観測する必要がある
ことから、本発明に係る装置では波形品位の評価
は除外する。
このように構成することにより、比較的簡単な
構成で、最高速度でＤ／Ａ変換器２を動作させた
場合における各ビツト単位の動作状態をLSBま
で評価することができ、評価時間の短縮が図れ、
評価装置の信頼性の向上も期待できる。
構成で、最高速度でＤ／Ａ変換器２を動作させた
場合における各ビツト単位の動作状態をLSBま
で評価することができ、評価時間の短縮が図れ、
評価装置の信頼性の向上も期待できる。
なお、上記実施例では、アナログ出力信号のレ
ベルを選択レベル計で測定する例について説明し
たが、例えばオシロスコープを用いてもよい。
ベルを選択レベル計で測定する例について説明し
たが、例えばオシロスコープを用いてもよい。
また、矩形波信号のデユーテイレシオは50％に
限るものではなく、一連の評価動作期間内におい
て一定であればよい。
限るものではなく、一連の評価動作期間内におい
て一定であればよい。
また、被評価Ｄ／Ａ変換器は、Ｒ−2R型に限
るものではなく、各種のＤ／Ａ変換器の評価にも
有効である。
るものではなく、各種のＤ／Ａ変換器の評価にも
有効である。
（発明の効果）
以上説明したように、本発明によれば、比較的
簡単な構成で、Ｄ／Ａ変換器のダイナミツク特性
をLSBまで評価できるＤ／Ａ変換器評価装置が
実現できる。
簡単な構成で、Ｄ／Ａ変換器のダイナミツク特性
をLSBまで評価できるＤ／Ａ変換器評価装置が
実現できる。
第１図は本発明の一実施例を示すブロツク図、
第２図は第１図の駆動回路の具体例を示す回路
図、第３図はＤ／Ａ変換器の具体例を示す回路
図、第４図は従来の高速型Ｄ／Ａ変換器のダイナ
ミツク特性を評価する装置の一例を示すブロツク
図である。 ２……被評価Ｄ／Ａ変換器、４……駆動回路、
５……選択レベル計。
第２図は第１図の駆動回路の具体例を示す回路
図、第３図はＤ／Ａ変換器の具体例を示す回路
図、第４図は従来の高速型Ｄ／Ａ変換器のダイナ
ミツク特性を評価する装置の一例を示すブロツク
図である。 ２……被評価Ｄ／Ａ変換器、４……駆動回路、
５……選択レベル計。
Claims (1)
- 【特許請求の範囲】 １ 周波数が被評価Ｄ／Ａ変換器の最高速度に対
応しデユーテイレシオが一定の矩形波信号を出力
するパルス発生器と、 被評価Ｄ／Ａ変換器のビツト入力端子を１つず
つ選択して前記パルス発生器の出力信号を個別に
入力するスイツチと、 被評価Ｄ／Ａ変換器の出力信号の基本波成分の
レベルを選択的に測定する手段、 とで構成されたことを特徴とするＤ／Ａ変換器評
価装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26447785A JPS62123829A (ja) | 1985-11-25 | 1985-11-25 | Ｄ／ａ変換器評価装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26447785A JPS62123829A (ja) | 1985-11-25 | 1985-11-25 | Ｄ／ａ変換器評価装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62123829A JPS62123829A (ja) | 1987-06-05 |
| JPH056933B2 true JPH056933B2 (ja) | 1993-01-27 |
Family
ID=17403770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26447785A Granted JPS62123829A (ja) | 1985-11-25 | 1985-11-25 | Ｄ／ａ変換器評価装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62123829A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4888548A (en) * | 1988-03-31 | 1989-12-19 | Hewlett-Packard Company | Programmatically generated in-circuit test of digital to analog converters |
| JP5311698B2 (ja) * | 2001-05-18 | 2013-10-09 | ローム株式会社 | Ｄａｃを有する半導体装置 |
-
1985
- 1985-11-25 JP JP26447785A patent/JPS62123829A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62123829A (ja) | 1987-06-05 |
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