JPH0568031A - 冗長構成装置のフレームパルス生成方式 - Google Patents
冗長構成装置のフレームパルス生成方式Info
- Publication number
- JPH0568031A JPH0568031A JP3229268A JP22926891A JPH0568031A JP H0568031 A JPH0568031 A JP H0568031A JP 3229268 A JP3229268 A JP 3229268A JP 22926891 A JP22926891 A JP 22926891A JP H0568031 A JPH0568031 A JP H0568031A
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- JP
- Japan
- Prior art keywords
- frame pulse
- clock
- pulse
- output
- frame
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- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 伝送装置の受信部で使用され、外部クロック
からフレームパルスを生成するフレームパルス生成方式
に関し、安定したフレームパルスを生成できる冗長構成
装置のフレームパルス発生方式を提供することを目的と
する。 【構成】 外部クロックを入力してフレームパルスの成
分となるクロックを生成して出力する０系及び１系のク
ロック受信部200、210 と、０系及び１系のクロック受
信部200、210 の出力をそれぞれ分岐して入力し、制御
信号によりいずれか一方の入力を選択して出力する選択
部300と、選択部300 の出力を入力して所定周波数のフ
レームパルスを出力するフレームパルス生成部100 とを
具備する０系及び１系のクロック分配部500、510 とで
構成する。
からフレームパルスを生成するフレームパルス生成方式
に関し、安定したフレームパルスを生成できる冗長構成
装置のフレームパルス発生方式を提供することを目的と
する。 【構成】 外部クロックを入力してフレームパルスの成
分となるクロックを生成して出力する０系及び１系のク
ロック受信部200、210 と、０系及び１系のクロック受
信部200、210 の出力をそれぞれ分岐して入力し、制御
信号によりいずれか一方の入力を選択して出力する選択
部300と、選択部300 の出力を入力して所定周波数のフ
レームパルスを出力するフレームパルス生成部100 とを
具備する０系及び１系のクロック分配部500、510 とで
構成する。
Description
【０００１】
【産業上の利用分野】本発明は、冗長構成をとる伝送装
置等の受信部で使用され、外部クロックからフレームパ
ルスを生成するフレームパルス生成方式の改良に関する
ものである。
置等の受信部で使用され、外部クロックからフレームパ
ルスを生成するフレームパルス生成方式の改良に関する
ものである。
【０００２】伝送装置等においては、外部クロックを入
力して装置内で要求される周波数のフレームパルスとク
ロックを生成することが行われる。この場合、現用系か
ら予備系に回路を切り替えた場合にも、安定したフレー
ムパルスを生成できるフレームパルス生成方式が要望さ
れている。
力して装置内で要求される周波数のフレームパルスとク
ロックを生成することが行われる。この場合、現用系か
ら予備系に回路を切り替えた場合にも、安定したフレー
ムパルスを生成できるフレームパルス生成方式が要望さ
れている。
【０００３】
【従来の技術】図６は従来例の装置の構成を示すブロッ
ク図である。伝送装置が外部よりクロックを入力して内
部動作のためのフレームパルス及びクロックを生成する
場合、装置の故障に対応するために冗長構成をとってい
るとすると、図６に示すようにクロック受信部2-1 、2-
2 とクロック分配部5-1 、5-2 に分割された構成をと
る。
ク図である。伝送装置が外部よりクロックを入力して内
部動作のためのフレームパルス及びクロックを生成する
場合、装置の故障に対応するために冗長構成をとってい
るとすると、図６に示すようにクロック受信部2-1 、2-
2 とクロック分配部5-1 、5-2 に分割された構成をと
る。
【０００４】図６において、外部クロックを分岐して例
えば現用及び予備のクロック受信部2-1 、2-2 に入力し
て、それぞれクロック受信部2-1 、2-2 内に有するフレ
ームパルス生成部1-1 、1-2 で装置内のフレームパルス
とクロックを生成する。これらフレームパルスとクロッ
ク出力を分岐してそれぞれ、現用及び予備のクロック分
配部5-1 、5-2 内の選択部（以下ＳＥＬと称する）3-1
、3-2 に加える。
えば現用及び予備のクロック受信部2-1 、2-2 に入力し
て、それぞれクロック受信部2-1 、2-2 内に有するフレ
ームパルス生成部1-1 、1-2 で装置内のフレームパルス
とクロックを生成する。これらフレームパルスとクロッ
ク出力を分岐してそれぞれ、現用及び予備のクロック分
配部5-1 、5-2 内の選択部（以下ＳＥＬと称する）3-1
、3-2 に加える。
【０００５】ＳＥＬ3-1 、3-2 で、制御部（図示しな
い）からの制御信号により例えば現用のフレームパルス
とクロックとを選択してクロック生成部4-1 、4-2 に出
力する。クロック生成部4-1 、4-2 で、入力のフレーム
パルスとクロックから装置内に適した周波数のフレーム
パルスとクロックを生成して、後段の回路（図示しな
い）に送出する。このようにして装置内のフレームパル
スとクロックとを生成していた。
い）からの制御信号により例えば現用のフレームパルス
とクロックとを選択してクロック生成部4-1 、4-2 に出
力する。クロック生成部4-1 、4-2 で、入力のフレーム
パルスとクロックから装置内に適した周波数のフレーム
パルスとクロックを生成して、後段の回路（図示しな
い）に送出する。このようにして装置内のフレームパル
スとクロックとを生成していた。
【０００６】
【発明が解決しようとする課題】しかしながら上述した
装置の構成においては、ＳＥＬ3-1 、3-2 において例え
ば現用から予備に切り替える時フレームパルスの位相に
変動が生じ、装置内の動作に悪影響を与えるという問題
点があった。
装置の構成においては、ＳＥＬ3-1 、3-2 において例え
ば現用から予備に切り替える時フレームパルスの位相に
変動が生じ、装置内の動作に悪影響を与えるという問題
点があった。
【０００７】したがって本発明の目的は、安定したフレ
ームパルスを生成できる冗長構成装置のフレームパルス
生成方式を提供することにある。
ームパルスを生成できる冗長構成装置のフレームパルス
生成方式を提供することにある。
【０００８】
【課題を解決するための手段】上記問題点は図１に示す
装置の構成によって解決される。即ち図１において、20
0 及び210 は、外部クロックを入力してフレームパルス
の成分となるクロックを生成して出力する０系及び１系
のクロック受信部である。
装置の構成によって解決される。即ち図１において、20
0 及び210 は、外部クロックを入力してフレームパルス
の成分となるクロックを生成して出力する０系及び１系
のクロック受信部である。
【０００９】500 及び510 は、０系及び１系のクロック
受信部200、210 の出力をそれぞれ分岐して入力し、制
御信号によりいずれか一方の入力を選択して出力する選
択部300 と、選択部300 の出力を入力して所定周波数の
フレームパルスを出力するフレームパルス生成部100 と
を具備する０系及び１系のクロック分配部である。
受信部200、210 の出力をそれぞれ分岐して入力し、制
御信号によりいずれか一方の入力を選択して出力する選
択部300 と、選択部300 の出力を入力して所定周波数の
フレームパルスを出力するフレームパルス生成部100 と
を具備する０系及び１系のクロック分配部である。
【００１０】
【作用】図１において、０系及び１系のクロック受信部
200 及び210 において、外部クロックを分岐して入力し
フレームパルスの成分となるクロックを生成して出力す
る。
200 及び210 において、外部クロックを分岐して入力し
フレームパルスの成分となるクロックを生成して出力す
る。
【００１１】０系及び１系のクロック受信部200、210
の出力をそれぞれ分岐して０系及び１系のクロック分配
部500 及び510 の選択部300 に入力し、選択部300 で制
御信号によりいずれか一方の入力を選択して出力する。
の出力をそれぞれ分岐して０系及び１系のクロック分配
部500 及び510 の選択部300 に入力し、選択部300 で制
御信号によりいずれか一方の入力を選択して出力する。
【００１２】そして、選択部300 の出力をフレームパル
ス生成部100 に入力して、フレームパルス生成部100 で
所定周波数のフレームパルスを出力する。この結果、選
択部300 の後段にフレームパルス生成部100 を設けフレ
ームパルスを生成しているので、選択部300 の切替動作
によることなく安定したフレームパルスを生成すること
ができる。
ス生成部100 に入力して、フレームパルス生成部100 で
所定周波数のフレームパルスを出力する。この結果、選
択部300 の後段にフレームパルス生成部100 を設けフレ
ームパルスを生成しているので、選択部300 の切替動作
によることなく安定したフレームパルスを生成すること
ができる。
【００１３】
【実施例】図２は本発明の実施例の装置の構成を示すブ
ロック図である。図３は実施例の動作を説明するための
タイムチャートである。
ロック図である。図３は実施例の動作を説明するための
タイムチャートである。
【００１４】図４は実施例のフレームパルス生成部の回
路の構成を示すブロック図である。図５は実施例のフレ
ームパルス保護回路の構成を示すブロック図である。全
図を通じて同一符号は同一対象物を示す。
路の構成を示すブロック図である。図５は実施例のフレ
ームパルス保護回路の構成を示すブロック図である。全
図を通じて同一符号は同一対象物を示す。
【００１５】図２に示す多重化装置の受信部において、
図３のに示すように例えば周波数が64Ｋb/s と８Ｋb/
s のクロックを合成したバイポーラ・クロックを分岐し
て、例えば現用側及び予備側のクロック受信部20-1、及
び20-2に有するバイポーラ／ユニポーラ変換部（以下Ｂ
／Ｕ変換部と称する）6-1 、6-2で受信する。そして、
図３の、及びに示すように、ユニポーラの正パル
ス（Ｐパルス）、負パルス（Ｎパルス）、及び正パルス
（Ｐパルス）と負パルス（Ｎパルス）とを合成したユニ
ポーラのパルス（ＰＮパルス）に分解して、それぞれク
ロック分配部50-1、50-2に出力する。
図３のに示すように例えば周波数が64Ｋb/s と８Ｋb/
s のクロックを合成したバイポーラ・クロックを分岐し
て、例えば現用側及び予備側のクロック受信部20-1、及
び20-2に有するバイポーラ／ユニポーラ変換部（以下Ｂ
／Ｕ変換部と称する）6-1 、6-2で受信する。そして、
図３の、及びに示すように、ユニポーラの正パル
ス（Ｐパルス）、負パルス（Ｎパルス）、及び正パルス
（Ｐパルス）と負パルス（Ｎパルス）とを合成したユニ
ポーラのパルス（ＰＮパルス）に分解して、それぞれク
ロック分配部50-1、50-2に出力する。
【００１６】クロック分配部50-1、50-2では、ＳＥＬ
３'-1 、３'-2 でこれらパルスを受信して、例えば現用
側のＰパルス、Ｎパルス及びＰＮパルスを選択して出力
する。ＳＥＬ３'-1 、３'-2 の出力のパルスを図４にそ
の構成を示すフレームパルス生成部1-1 、1-2 に加え
る。
３'-1 、３'-2 でこれらパルスを受信して、例えば現用
側のＰパルス、Ｎパルス及びＰＮパルスを選択して出力
する。ＳＥＬ３'-1 、３'-2 の出力のパルスを図４にそ
の構成を示すフレームパルス生成部1-1 、1-2 に加え
る。
【００１７】図４において、例えばＳＥＬ３（３'-1 、
３'-2 ）の出力のＰパルスをＰパルスによるフレームパ
ルス（ＦＰ）生成部11に加え、ＮパルスをＮパルスによ
るフレームパルス（ＦＰ）生成部15に加える。又、ＳＥ
Ｌ３（３'-1 、３'-2 ）の出力のＰＮパルスはクロック
として出力する。
３'-2 ）の出力のＰパルスをＰパルスによるフレームパ
ルス（ＦＰ）生成部11に加え、ＮパルスをＮパルスによ
るフレームパルス（ＦＰ）生成部15に加える。又、ＳＥ
Ｌ３（３'-1 、３'-2 ）の出力のＰＮパルスはクロック
として出力する。
【００１８】Ｐパルスによるフレームパルス（ＦＰ）生
成部11において、Ｐパルスをフリップフロップ回路（以
下ＦＦと称する）８のＤ端子に加え、Ｃ端子に加えたク
ロックによりＱ端子から出力する。このＱ端子出力を分
岐して、ＦＦ９のＤ端子に加えるとともに論理積回路
（以下ＡＮＤ回路と称する）10の一方の入力端子に加え
る。ＦＦ９のＣ端子にクロックを加えて、Ｄ端子に入力
したＰパルスをＱ端子から出力し、ＡＮＤ回路10の他方
の入力端子に加える。
成部11において、Ｐパルスをフリップフロップ回路（以
下ＦＦと称する）８のＤ端子に加え、Ｃ端子に加えたク
ロックによりＱ端子から出力する。このＱ端子出力を分
岐して、ＦＦ９のＤ端子に加えるとともに論理積回路
（以下ＡＮＤ回路と称する）10の一方の入力端子に加え
る。ＦＦ９のＣ端子にクロックを加えて、Ｄ端子に入力
したＰパルスをＱ端子から出力し、ＡＮＤ回路10の他方
の入力端子に加える。
【００１９】この結果、ＦＦを２段（８、９）縦続接続
しているためＡＮＤ回路10からは、Ｐパルス（"1")が２
個連続した時のみ、“１”のパルスを出力する。この出
力パルスを正側（Ｐ）パルスのフレームパルスとする
（図３の(a)参照）。
しているためＡＮＤ回路10からは、Ｐパルス（"1")が２
個連続した時のみ、“１”のパルスを出力する。この出
力パルスを正側（Ｐ）パルスのフレームパルスとする
（図３の(a)参照）。
【００２０】Ｎパルスによるフレームパルスの生成につ
いても同様に、Ｎパルスによるフレームパルス（ＦＰ）
生成部15において、Ｎパルス（"1")が２個連続した時の
み、ＡＮＤ回路14から“１”のパルスを出力する。この
出力パルスを負側（Ｎ）パルスのフレームパルスとする
（図３の(b)参照）。
いても同様に、Ｎパルスによるフレームパルス（ＦＰ）
生成部15において、Ｎパルス（"1")が２個連続した時の
み、ＡＮＤ回路14から“１”のパルスを出力する。この
出力パルスを負側（Ｎ）パルスのフレームパルスとする
（図３の(b)参照）。
【００２１】上記Ｐパルス及びＮパルスによるフレーム
パルス（ＦＰ）生成部11、15の出力を論理和回路（以下
ＯＲ回路と称する）16に加え、両者の論理和を求める。
Ｐパルス及びＮパルスによるフレームパルスは互いにそ
の位相がずれているため、ＯＲ回路16からはＰパルス及
びＮパルスによるフレームパルスを出力する。
パルス（ＦＰ）生成部11、15の出力を論理和回路（以下
ＯＲ回路と称する）16に加え、両者の論理和を求める。
Ｐパルス及びＮパルスによるフレームパルスは互いにそ
の位相がずれているため、ＯＲ回路16からはＰパルス及
びＮパルスによるフレームパルスを出力する。
【００２２】上述したフレームパルス生成部1-1 及び1-
2 の出力のフレームパルス及びＰＮパルスにより生成さ
れるクロック出力を図２の位相同期発振器（以下ＰＬＯ
部と称する）7-1 、7-2 に加え、安定な信号により入力
クロックの位相同期を行ってそれぞれ装置内のフレーム
パルス及び装置内クロックとして送出する。
2 の出力のフレームパルス及びＰＮパルスにより生成さ
れるクロック出力を図２の位相同期発振器（以下ＰＬＯ
部と称する）7-1 、7-2 に加え、安定な信号により入力
クロックの位相同期を行ってそれぞれ装置内のフレーム
パルス及び装置内クロックとして送出する。
【００２３】尚、ＰＬＯ部7-1 、7-2 の出力の装置内の
フレームパルス及び装置内クロックの周波数を入力の周
波数（今の場合、例えば８ＫHz）から変えたい時には、
前述したフレームパルス生成部1-1 、1-2 の出力とＰＬ
Ｏ部7-1 、7-2 の間に周波数変換回路（図示しない）を
設け、所望の周波数に変換した後ＰＬＯ部7-1 、7-2に
加える。
フレームパルス及び装置内クロックの周波数を入力の周
波数（今の場合、例えば８ＫHz）から変えたい時には、
前述したフレームパルス生成部1-1 、1-2 の出力とＰＬ
Ｏ部7-1 、7-2 の間に周波数変換回路（図示しない）を
設け、所望の周波数に変換した後ＰＬＯ部7-1 、7-2に
加える。
【００２４】この結果、安定したフレームパルスを生成
することができる。尚、上述したフレームパルス生成部
1-1 、1-2 の出力のフレームパルスを更に安定化するた
めに、フレームパルス生成部1-1 、1-2 の出力とＰＬＯ
部7-1 、7-2 の間に、図５に示すようなフレームパルス
保護回路を設ける。
することができる。尚、上述したフレームパルス生成部
1-1 、1-2 の出力のフレームパルスを更に安定化するた
めに、フレームパルス生成部1-1 、1-2 の出力とＰＬＯ
部7-1 、7-2 の間に、図５に示すようなフレームパルス
保護回路を設ける。
【００２５】同図において、フレームパルス生成部1-1
、1-2 の出力のフレームパルス（ＦＰ）とクロックと
をフレームパルス保護回路内の遅延回路17に加え、入力
のフレームパルス（ＦＰ）を１ビット、２ビット、・・
・、ｎビット遅延させたｎ個のフレームパルス（ＦＰ）
を出力して、ＡＮＤ回路18に加える。
、1-2 の出力のフレームパルス（ＦＰ）とクロックと
をフレームパルス保護回路内の遅延回路17に加え、入力
のフレームパルス（ＦＰ）を１ビット、２ビット、・・
・、ｎビット遅延させたｎ個のフレームパルス（ＦＰ）
を出力して、ＡＮＤ回路18に加える。
【００２６】この場合、１ビット及びｎビット遅延した
遅延回路17の出力はそのままＡＮＤ回路18に加え、２ビ
ット遅延〜（ｎ−１）ビット遅延した出力はその位相を
反転して加える。ｎは、遅延回路17に入力するフレーム
パルス（ＦＰ）において、同極性パルスが２個連続して
現れる周期を表す。例えば、装置への入力が64Ｋb/sと
８Ｋb/s のクロックを合成したクロックの場合、ｎは８
Ｋb/s である。
遅延回路17の出力はそのままＡＮＤ回路18に加え、２ビ
ット遅延〜（ｎ−１）ビット遅延した出力はその位相を
反転して加える。ｎは、遅延回路17に入力するフレーム
パルス（ＦＰ）において、同極性パルスが２個連続して
現れる周期を表す。例えば、装置への入力が64Ｋb/sと
８Ｋb/s のクロックを合成したクロックの場合、ｎは８
Ｋb/s である。
【００２７】すると、遅延回路17の出力の１ビット遅延
及びｎビット遅延パルスが"1" で、２ビット遅延〜（ｎ
−１）ビット遅延出力が"0"の時のみ、ＡＮＤ回路18か
ら"1" を出力することになる。この結果、ＡＮＤ回路18
から更に安定したフレームパルスを出力することができ
る。
及びｎビット遅延パルスが"1" で、２ビット遅延〜（ｎ
−１）ビット遅延出力が"0"の時のみ、ＡＮＤ回路18か
ら"1" を出力することになる。この結果、ＡＮＤ回路18
から更に安定したフレームパルスを出力することができ
る。
【００２８】
【発明の効果】以上説明したように本発明によれば、安
定したフレームパルスを生成することができる。
定したフレームパルスを生成することができる。
【図１】は本発明の原理図、
【図２】は本発明の実施例の装置の構成を示すブロック
図、
図、
【図３】は実施例の動作を説明するためのタイムチャー
ト、
ト、
【図４】は実施例のフレームパルス生成部の回路の構成
を示すブロック図、
を示すブロック図、
【図５】は実施例のフレームパルス保護回路の構成を示
すブロック図、
すブロック図、
【図６】は従来例の装置の構成を示すブロック図であ
る。
る。
100 はフレームパルス生成部、200 は０系のクロック受
信部、210 は１系のクロック受信部、300 は選択部、50
0 は０系のクロック分配部、510 は１系のクロック分配
部を示す。
信部、210 は１系のクロック受信部、300 は選択部、50
0 は０系のクロック分配部、510 は１系のクロック分配
部を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中本 勝彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 木本 明彦 栃木県小山市城東３丁目28番１号 富士通 デイジタル・テクノロジ株式会社内
Claims (1)
- 【請求項１】 外部クロックを入力してフレームパルス
の成分となるクロックを生成して出力する０系及び１系
のクロック受信部(200、210)と、 該０系及び１系のクロック受信部(200、210)の出力をそ
れぞれ分岐して入力し、制御信号によりいずれか一方の
入力を選択して出力する選択部(300) と、該選択部(30
0) の出力を入力して所定周波数のフレームパルスを出
力するフレームパルス生成部(100) とを具備する０系及
び１系のクロック分配部(500、510)とを有する冗長構成
装置のフレームパルス生成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3229268A JPH0568031A (ja) | 1991-09-10 | 1991-09-10 | 冗長構成装置のフレームパルス生成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3229268A JPH0568031A (ja) | 1991-09-10 | 1991-09-10 | 冗長構成装置のフレームパルス生成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0568031A true JPH0568031A (ja) | 1993-03-19 |
Family
ID=16889453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3229268A Withdrawn JPH0568031A (ja) | 1991-09-10 | 1991-09-10 | 冗長構成装置のフレームパルス生成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0568031A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5638064A (en) * | 1994-07-08 | 1997-06-10 | Victor Company Of Japan, Ltd. | Digital modulating/demodulating method and apparatus using same |
| KR20170004215U (ko) * | 2016-06-08 | 2017-12-18 | 뷔르트 엘렉트로닉 아이조스 게엠베하 운트 콤파니 카게 | 회로 보드 상에 장착하기 위한 프로그램 스위치 |
-
1991
- 1991-09-10 JP JP3229268A patent/JPH0568031A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5638064A (en) * | 1994-07-08 | 1997-06-10 | Victor Company Of Japan, Ltd. | Digital modulating/demodulating method and apparatus using same |
| KR20170004215U (ko) * | 2016-06-08 | 2017-12-18 | 뷔르트 엘렉트로닉 아이조스 게엠베하 운트 콤파니 카게 | 회로 보드 상에 장착하기 위한 프로그램 스위치 |
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