JPH0567741A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0567741A JPH0567741A JP3053094A JP5309491A JPH0567741A JP H0567741 A JPH0567741 A JP H0567741A JP 3053094 A JP3053094 A JP 3053094A JP 5309491 A JP5309491 A JP 5309491A JP H0567741 A JPH0567741 A JP H0567741A
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Abstract
(57)【要約】
【目的】 基板に化合物半導体を用いる場合にも、各Ｍ
ＩＳトランジスタの製造工程が複数にならずかつ大きな
占有面積を必要としないコンパクトな構造の半導体装置
を維持することが可能である。 【構成】 基板１０に３−５族化合物半導体を用い、ｐ
チャネル型、ｎチャネル型のＭＩＳトランジスタ１１，
１２を有する半導体装置であって、ｐチャネル型のＭＩ
Ｓトランジスタ１１のゲート絶縁膜２０をｎチャネル型
のＭＩＳトランジスタ１２のゲート絶縁膜２１の誘電率
よりも大きなものにし、両方のＭＩＳトランジスタ１
１，１２の面積サイズ、形状を相違させずに、両方のＭ
ＩＳトランジスタのホール、電子移動度の差を補償して
動作速度を互いに同じにする。
ＩＳトランジスタの製造工程が複数にならずかつ大きな
占有面積を必要としないコンパクトな構造の半導体装置
を維持することが可能である。 【構成】 基板１０に３−５族化合物半導体を用い、ｐ
チャネル型、ｎチャネル型のＭＩＳトランジスタ１１，
１２を有する半導体装置であって、ｐチャネル型のＭＩ
Ｓトランジスタ１１のゲート絶縁膜２０をｎチャネル型
のＭＩＳトランジスタ１２のゲート絶縁膜２１の誘電率
よりも大きなものにし、両方のＭＩＳトランジスタ１
１，１２の面積サイズ、形状を相違させずに、両方のＭ
ＩＳトランジスタのホール、電子移動度の差を補償して
動作速度を互いに同じにする。
Description
【０００１】
【産業上の利用分野】本発明は、ｎチャネル型のＭＩＳ
トランジスタとｐチャネル型のＭＩＳトランジスタとか
らなるコンプリメンタリＭＩＳトランジスタ（ＣＭＩＳ
トランジスタ）などの半導体装置に関する。
トランジスタとｐチャネル型のＭＩＳトランジスタとか
らなるコンプリメンタリＭＩＳトランジスタ（ＣＭＩＳ
トランジスタ）などの半導体装置に関する。
【０００２】
【従来の技術】一般に、ｎチャネル型のＭＩＳトランジ
スタとｐチャネル型のＭＩＳトランジスタとを有する半
導体装置として、図３（ａ），（ｂ）に示すようなＣＭ
ＩＳトランジスタが知られている。なお、図３（ａ）は
ＣＭＩＳトランジスタの平面図、図３（ｂ）は図３
（ａ）のＡ−Ａ線における断面図である。
スタとｐチャネル型のＭＩＳトランジスタとを有する半
導体装置として、図３（ａ），（ｂ）に示すようなＣＭ
ＩＳトランジスタが知られている。なお、図３（ａ）は
ＣＭＩＳトランジスタの平面図、図３（ｂ）は図３
（ａ）のＡ−Ａ線における断面図である。
【０００３】図３（ａ），（ｂ）のＣＭＩＳトランジス
タでは、ｐチャネル型のＭＩＳトランジスタ５１は、ｎ
型Ｓｉの基板５０に形成されており、基板５０にｐ型不
純物をドープして形成されたｐ型のソース５３およびド
レイン５４と、ソース５３とドレイン５４との間のｐチ
ャネル領域５５とから構成されている。またｎチャネル
型のＭＩＳトランジスタ５２は、ｎ型の基板５０にｐ型
不純物をドープして形成されたｎ型の基板５０とは反対
の導電型をもつｐウエル５６の領域に形成されており、
ｐウエル５６にｎ型不純物をドープして形成されたｎ型
のソース５７およびドレイン５８と、ソース５７とドレ
イン５８との間のｎチャネル領域５９とから構成されて
いる。
タでは、ｐチャネル型のＭＩＳトランジスタ５１は、ｎ
型Ｓｉの基板５０に形成されており、基板５０にｐ型不
純物をドープして形成されたｐ型のソース５３およびド
レイン５４と、ソース５３とドレイン５４との間のｐチ
ャネル領域５５とから構成されている。またｎチャネル
型のＭＩＳトランジスタ５２は、ｎ型の基板５０にｐ型
不純物をドープして形成されたｎ型の基板５０とは反対
の導電型をもつｐウエル５６の領域に形成されており、
ｐウエル５６にｎ型不純物をドープして形成されたｎ型
のソース５７およびドレイン５８と、ソース５７とドレ
イン５８との間のｎチャネル領域５９とから構成されて
いる。
【０００４】また、各ＭＩＳトランジスタ５１，５２の
チャネル領域５５，５９の上部には、ＳｉＯ2 のゲート
絶縁膜６０，６１がそれぞれ設けられ、各絶縁膜６０，
６１上にはゲート電極６２，６３が配置されている。こ
のような構成では、各ゲート電極６２，６３に所定の大
きさの電圧を印加すると、ｐチャネル型のＭＩＳトラン
ジスタ５１では、ｐチャネル領域５５にｐ型の反転層が
ｐチャネルとして形成され、このｐチャネルが形成され
ることによって、ソース５３とドレイン５４との間にホ
ール（正孔）移動が生じ電流が流れるようになってい
る。同様にして、ｎチャネル型のＭＩＳトランジスタ５
２では、ｎ型チャネル領域５９にｎ型の反転層がｎチャ
ネルとして形成され、このｎチャネルが形成されること
によって、ソース５７とドレイン５８との間に電子移動
が生じ電流が流れるようになっている。
チャネル領域５５，５９の上部には、ＳｉＯ2 のゲート
絶縁膜６０，６１がそれぞれ設けられ、各絶縁膜６０，
６１上にはゲート電極６２，６３が配置されている。こ
のような構成では、各ゲート電極６２，６３に所定の大
きさの電圧を印加すると、ｐチャネル型のＭＩＳトラン
ジスタ５１では、ｐチャネル領域５５にｐ型の反転層が
ｐチャネルとして形成され、このｐチャネルが形成され
ることによって、ソース５３とドレイン５４との間にホ
ール（正孔）移動が生じ電流が流れるようになってい
る。同様にして、ｎチャネル型のＭＩＳトランジスタ５
２では、ｎ型チャネル領域５９にｎ型の反転層がｎチャ
ネルとして形成され、このｎチャネルが形成されること
によって、ソース５７とドレイン５８との間に電子移動
が生じ電流が流れるようになっている。
【０００５】なお、ｐチャネル型のＭＩＳトランジスタ
５１のドレイン５４と、ｎチャネル型のＭＩＳトランジ
スタ５２のソース５７とは、例えばＡｌ等の金属電極６
４によって接続されている。
５１のドレイン５４と、ｎチャネル型のＭＩＳトランジ
スタ５２のソース５７とは、例えばＡｌ等の金属電極６
４によって接続されている。
【０００６】図４はこのようなＣＭＩＳトランジスタの
回路図であり、このＣＭＩＳトランジスタでは、各ＭＩ
Ｓトランジスタ５１，５２のゲート電極６２，６３に図
５（ａ）に示すような電圧Ｖi を入力することによっ
て、電極６４から図５（ｂ）に示すような電圧Ｖo を得
ることができる。
回路図であり、このＣＭＩＳトランジスタでは、各ＭＩ
Ｓトランジスタ５１，５２のゲート電極６２，６３に図
５（ａ）に示すような電圧Ｖi を入力することによっ
て、電極６４から図５（ｂ）に示すような電圧Ｖo を得
ることができる。
【０００７】
【発明が解決しようとする課題】ところで、ＣＭＩＳト
ランジスタの基板材料としてのＩｎＰ，ＧａＡｓなどの
３−５族化合物半導体は、ホール移動度が電子移動度に
比べて１桁程度小さく、従って、図３（ａ），（ｂ）の
ようにｐチャネル型のＭＩＳトランジスタ５１のチャネ
ルの幅Ｗ1 ，長さＬ1 とｎチャネル型のＭＩＳトランジ
スタ５２のチャネルの幅Ｗ2 ，長さＬ2 とが同じである
ときにはｐチャネル型のＭＩＳトランジスタ５１の動作
速度はｎチャネル型のＭＩＳトランジスタ５２に比べて
著しく遅くなる。この結果、これらのトランジスタ５
１，５２間に不整合が生じ、図５（ａ）のような入力電
圧Ｖo を印加したときに、ＣＭＩＳトランジスタからの
出力電圧Ｖo の波形は図５（ｃ）のようなものになって
しまうという問題があった。
ランジスタの基板材料としてのＩｎＰ，ＧａＡｓなどの
３−５族化合物半導体は、ホール移動度が電子移動度に
比べて１桁程度小さく、従って、図３（ａ），（ｂ）の
ようにｐチャネル型のＭＩＳトランジスタ５１のチャネ
ルの幅Ｗ1 ，長さＬ1 とｎチャネル型のＭＩＳトランジ
スタ５２のチャネルの幅Ｗ2 ，長さＬ2 とが同じである
ときにはｐチャネル型のＭＩＳトランジスタ５１の動作
速度はｎチャネル型のＭＩＳトランジスタ５２に比べて
著しく遅くなる。この結果、これらのトランジスタ５
１，５２間に不整合が生じ、図５（ａ）のような入力電
圧Ｖo を印加したときに、ＣＭＩＳトランジスタからの
出力電圧Ｖo の波形は図５（ｃ）のようなものになって
しまうという問題があった。
【０００８】３−５族化合物半導体を基板５０に用いた
場合に生ずる上記のような問題を回避するため、従来で
は、図６（ａ），（ｂ）に示すように、ｐチャネル型の
ＭＩＳトランジスタ５１のチャネルの幅Ｗ1 がｎチャネ
ル型のＭＩＳトランジスタ５２のチャネルの幅Ｗ2 より
も大きく、またｐチャネル型のＭＩＳトランジスタ５１
のチャネルの長さＬ1 がｎチャネルのＭＩＳトランジス
タ５２のチャネルの長さＬ2 よりも小さくなるように、
双方のＭＩＳトランジスタ５１，５２のチャネルの面積
サイズ、形状を互いに相違させてＣＭＩＳトランジスタ
を作成するようにしていた。
場合に生ずる上記のような問題を回避するため、従来で
は、図６（ａ），（ｂ）に示すように、ｐチャネル型の
ＭＩＳトランジスタ５１のチャネルの幅Ｗ1 がｎチャネ
ル型のＭＩＳトランジスタ５２のチャネルの幅Ｗ2 より
も大きく、またｐチャネル型のＭＩＳトランジスタ５１
のチャネルの長さＬ1 がｎチャネルのＭＩＳトランジス
タ５２のチャネルの長さＬ2 よりも小さくなるように、
双方のＭＩＳトランジスタ５１，５２のチャネルの面積
サイズ、形状を互いに相違させてＣＭＩＳトランジスタ
を作成するようにしていた。
【０００９】すなわち、一般に、ＭＩＳトランジスタの
動作速度は、相互コンダクタンスｇm の大きさに依存
し、相互コンダクタンスｇm が大きい程、高速動作が可
能となる。この相互コンダクタンスｇm は、
動作速度は、相互コンダクタンスｇm の大きさに依存
し、相互コンダクタンスｇm が大きい程、高速動作が可
能となる。この相互コンダクタンスｇm は、
【００１０】
【数１】ｇm ∝（Ｗ／Ｌ）×（με／ｄ） として表わされ、ここで、Ｗ，Ｌはチャネルの幅，長さ
であり、εはゲート絶縁膜の材料によって一意的に定ま
る誘電率、ｄは絶縁膜の厚さであり、μはホールまたは
電子の移動度である。
であり、εはゲート絶縁膜の材料によって一意的に定ま
る誘電率、ｄは絶縁膜の厚さであり、μはホールまたは
電子の移動度である。
【００１１】数１からわかるように、従来では、ｐチャ
ネル型のＭＩＳトランジスタ５１のゲート絶縁膜６０と
ｎチャネル型のＭＩＳトランジスタ５２のゲート絶縁膜
６１とを同じ材料（ＳｉＯ2 ）でかつ同じ厚さに作るよ
うにしていたので、ｐチャネル型のＭＩＳトランジスタ
５１のホール移動度がｎチャネル型のＭＩＳトランジス
タ５２の電子移動度よりも１桁程度小さいときには、ｐ
チャネル型のＭＩＳトランジスタ５１において（Ｗ1 ／
Ｌ1 ）の値をｎチャネル型のＭＩＳトランジスタ５２の
（Ｗ2 ／Ｌ2 ）の値よりも１桁程度大きくすることによ
り、双方のトランジスタ５１，５２の相互コンダクタン
スｇm ，すなわち動作速度が同程度のものとなるように
キャリア移動度μの差を補償し、ｐチャネル型のＭＩＳ
トランジスタ５１の小さなホール移動度によって生ずる
問題を解決していた。
ネル型のＭＩＳトランジスタ５１のゲート絶縁膜６０と
ｎチャネル型のＭＩＳトランジスタ５２のゲート絶縁膜
６１とを同じ材料（ＳｉＯ2 ）でかつ同じ厚さに作るよ
うにしていたので、ｐチャネル型のＭＩＳトランジスタ
５１のホール移動度がｎチャネル型のＭＩＳトランジス
タ５２の電子移動度よりも１桁程度小さいときには、ｐ
チャネル型のＭＩＳトランジスタ５１において（Ｗ1 ／
Ｌ1 ）の値をｎチャネル型のＭＩＳトランジスタ５２の
（Ｗ2 ／Ｌ2 ）の値よりも１桁程度大きくすることによ
り、双方のトランジスタ５１，５２の相互コンダクタン
スｇm ，すなわち動作速度が同程度のものとなるように
キャリア移動度μの差を補償し、ｐチャネル型のＭＩＳ
トランジスタ５１の小さなホール移動度によって生ずる
問題を解決していた。
【００１２】しかしながら、ｐチャネル型のＭＩＳトラ
ンジスタ５１において、（Ｗ1 ／Ｌ1 ）の値をｎチャネ
ル型のＭＩＳトランジスタ５２の（Ｗ2 ／Ｌ2 ）の値よ
りも大きくする場合には、図６（ａ），（ｂ）から明ら
かなように、ｐチャネル型のＭＩＳトランジスタ５１と
ｎチャネル型のＭＩＳトランジスタ５２とをそれぞれ互
いに異なる面積サイズ、形状のものに作成する必要があ
り、ＣＭＩＳトランジスタの製造工程が複雑になるとと
もに、ｐチャネル型のＭＩＳトランジスタ５１の幅Ｗ2
が広くなり、基板５０上でｐチャネル型のＭＩＳトラン
ジスタ５１の占有する面積が大きくなって、半導体装置
をコンパクトなものにすることができないという欠点が
あった。
ンジスタ５１において、（Ｗ1 ／Ｌ1 ）の値をｎチャネ
ル型のＭＩＳトランジスタ５２の（Ｗ2 ／Ｌ2 ）の値よ
りも大きくする場合には、図６（ａ），（ｂ）から明ら
かなように、ｐチャネル型のＭＩＳトランジスタ５１と
ｎチャネル型のＭＩＳトランジスタ５２とをそれぞれ互
いに異なる面積サイズ、形状のものに作成する必要があ
り、ＣＭＩＳトランジスタの製造工程が複雑になるとと
もに、ｐチャネル型のＭＩＳトランジスタ５１の幅Ｗ2
が広くなり、基板５０上でｐチャネル型のＭＩＳトラン
ジスタ５１の占有する面積が大きくなって、半導体装置
をコンパクトなものにすることができないという欠点が
あった。
【００１３】本発明は、基板の材料として化合物半導体
を用いる場合に、ｐチャネル型のＭＩＳトランジスタと
ｎチャネル型のＭＩＳトランジスタとの動作速度が同程
度のものとなるようにキャリア移動度の差を補償するに
際して、各ＭＩＳトランジスタの製造工程が複雑になら
ずかつ大きな占有面積を必要としないコンパクトな構造
を維持することの可能な半導体装置を提供することを目
的としている。
を用いる場合に、ｐチャネル型のＭＩＳトランジスタと
ｎチャネル型のＭＩＳトランジスタとの動作速度が同程
度のものとなるようにキャリア移動度の差を補償するに
際して、各ＭＩＳトランジスタの製造工程が複雑になら
ずかつ大きな占有面積を必要としないコンパクトな構造
を維持することの可能な半導体装置を提供することを目
的としている。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、化合物半導体の基板にｐチャネル型のＭ
ＩＳトランジスタとｎチャネル型のＭＩＳトランジスタ
とが形成されている半導体装置において、前記ｐチャネ
ル型のＭＩＳトランジスタのゲート絶縁膜の誘電率が、
前記ｎチャネル型のＭＩＳトランジスタのゲート絶縁膜
の誘電率よりも大きなものとなっていることを特徴とし
ている。
に、本発明は、化合物半導体の基板にｐチャネル型のＭ
ＩＳトランジスタとｎチャネル型のＭＩＳトランジスタ
とが形成されている半導体装置において、前記ｐチャネ
ル型のＭＩＳトランジスタのゲート絶縁膜の誘電率が、
前記ｎチャネル型のＭＩＳトランジスタのゲート絶縁膜
の誘電率よりも大きなものとなっていることを特徴とし
ている。
【００１５】また、前記基板は、単結晶または多結晶の
ＩｎＰで形成されているのが良く、さらに前記基板は、
真性半導体のものであって、該基板上にｐチャネル型の
ＭＩＳトランジスタとｎチャネル型のＭＩＳトランジス
タとが直接形成されているのが良い。
ＩｎＰで形成されているのが良く、さらに前記基板は、
真性半導体のものであって、該基板上にｐチャネル型の
ＭＩＳトランジスタとｎチャネル型のＭＩＳトランジス
タとが直接形成されているのが良い。
【００１６】
【作用】本発明では、基板に化合物半導体を用いた場合
にも、ｐチャネル型のＭＩＳトランジスタのゲート絶縁
膜をｎチャネル型のＭＩＳトランジスタのゲート絶縁膜
の誘電率よりも大きな誘電率のものにし、これにより、
両方のＭＩＳトランジスタの移動度の差を補償し、動作
速度が互いに同じになるようにしている。
にも、ｐチャネル型のＭＩＳトランジスタのゲート絶縁
膜をｎチャネル型のＭＩＳトランジスタのゲート絶縁膜
の誘電率よりも大きな誘電率のものにし、これにより、
両方のＭＩＳトランジスタの移動度の差を補償し、動作
速度が互いに同じになるようにしている。
【００１７】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１（ａ）は本発明の一実施例の半導体装置の平
面図、図１（ｂ）は図１（ａ）のＣ−Ｃ線における断面
図である。なお、この半導体装置は、基板１０に形成さ
れた１つのｐチャネル型のＭＩＳトランジスタ１１と１
つのｎチャネル型のＭＩＳトランジスタ１２とを有する
コンプリメンタリＭＩＳトランジスタ（ＣＭＩＳトラン
ジスタ）となっている。また、本発明では、基板１０の
材料として、ＩｎＰ，ＧａＡｓなどの３−５族化合物半
導体が用いられているとし、この実施例では、基板１０
はｎ型のものになっているとする。
する。図１（ａ）は本発明の一実施例の半導体装置の平
面図、図１（ｂ）は図１（ａ）のＣ−Ｃ線における断面
図である。なお、この半導体装置は、基板１０に形成さ
れた１つのｐチャネル型のＭＩＳトランジスタ１１と１
つのｎチャネル型のＭＩＳトランジスタ１２とを有する
コンプリメンタリＭＩＳトランジスタ（ＣＭＩＳトラン
ジスタ）となっている。また、本発明では、基板１０の
材料として、ＩｎＰ，ＧａＡｓなどの３−５族化合物半
導体が用いられているとし、この実施例では、基板１０
はｎ型のものになっているとする。
【００１８】本実施例において、ｐチャネル型のＭＩＳ
トランジスタ１１は、ｎ型の基板１０にｐ型不純物をド
ープして直接形成されたｐ型のソース１３およびドレイ
ン１４と、ソース１３とドレイン１４との間のｐチャネ
ル領域１５とから構成されている。また、ｎチャネル型
のＭＩＳトランジスタ１２は、ｎ型の基板１０にｐ型不
純物をドープして形成されたｎ型の基板１０とは反対の
導電型をもつｐウエル１６の領域に形成されており、ｐ
ウエル１６にｎ型不純物をドープして形成されたｎ型の
ソース１７およびドレインと、ソース１７とドレイン１
８との間のｎチャネル領域１９とから構成されている。
トランジスタ１１は、ｎ型の基板１０にｐ型不純物をド
ープして直接形成されたｐ型のソース１３およびドレイ
ン１４と、ソース１３とドレイン１４との間のｐチャネ
ル領域１５とから構成されている。また、ｎチャネル型
のＭＩＳトランジスタ１２は、ｎ型の基板１０にｐ型不
純物をドープして形成されたｎ型の基板１０とは反対の
導電型をもつｐウエル１６の領域に形成されており、ｐ
ウエル１６にｎ型不純物をドープして形成されたｎ型の
ソース１７およびドレインと、ソース１７とドレイン１
８との間のｎチャネル領域１９とから構成されている。
【００１９】また、各ＭＩＳトランジスタ１１，１２の
チャネル領域１５，１９の上部には、基板１０上にそれ
ぞれ所定の絶縁膜２０，２１が設けられ、各絶縁膜２
０，２１上にはゲート電極２２，２３が配置されてい
る。また、ｐチャネル型のＭＩＳトランジスタ１１のド
レイン１４とｎチャネル型のＭＩＳトランジスタ１２の
ソース１７とは、例えばＡｌ等の金属電極２４によって
接続されている。
チャネル領域１５，１９の上部には、基板１０上にそれ
ぞれ所定の絶縁膜２０，２１が設けられ、各絶縁膜２
０，２１上にはゲート電極２２，２３が配置されてい
る。また、ｐチャネル型のＭＩＳトランジスタ１１のド
レイン１４とｎチャネル型のＭＩＳトランジスタ１２の
ソース１７とは、例えばＡｌ等の金属電極２４によって
接続されている。
【００２０】ところで、基板１０の材料にＩｎＰなどの
３−５族化合物半導体を用いる場合には、前述したよう
に、ｐチャネル型のＭＩＳトランジスタ１１のｐチャネ
ルにおけるホール移動度は、ｎチャネル型のＭＩＳトラ
ンジスタ１２のｎチャネルにおける電子移動度に比べて
１桁程度小さくなる。各ＭＩＳトランジスタ１１，１２
間でのこのような移動度の差を補償するために、本実施
例では、ｐチャネル型のＭＩＳトランジスタ１１のゲー
ト絶縁膜２０の材質をｎチャネル型のＭＩＳトランジス
タ１２のゲート絶縁膜２１の材質よりも誘電率εの高い
ものにしている。
３−５族化合物半導体を用いる場合には、前述したよう
に、ｐチャネル型のＭＩＳトランジスタ１１のｐチャネ
ルにおけるホール移動度は、ｎチャネル型のＭＩＳトラ
ンジスタ１２のｎチャネルにおける電子移動度に比べて
１桁程度小さくなる。各ＭＩＳトランジスタ１１，１２
間でのこのような移動度の差を補償するために、本実施
例では、ｐチャネル型のＭＩＳトランジスタ１１のゲー
ト絶縁膜２０の材質をｎチャネル型のＭＩＳトランジス
タ１２のゲート絶縁膜２１の材質よりも誘電率εの高い
ものにしている。
【００２１】すなわち、前述の数１において、ＭＩＳト
ランジスタの相互コンダクタンスｇm は、ゲート絶縁膜
の誘電率εに比例しているので、ｐチャネル型のＭＩＳ
トランジスタ１１において、そのホール移動度がｎチャ
ネル型のＭＩＳトランジスタ１２における電子移動度よ
りも小さい分だけ、ゲート絶縁膜２０に誘電率のより大
きいものを使用すれば、基板１０の材料が化合物半導体
であっても、ｐチャネル型のＭＩＳトランジスタ１１の
相互コンダクタンスｇm 、すなわち動作速度を、ｎチャ
ネル型のＭＩＳトランジスタ１２のそれと同程度のもの
にすることができる。
ランジスタの相互コンダクタンスｇm は、ゲート絶縁膜
の誘電率εに比例しているので、ｐチャネル型のＭＩＳ
トランジスタ１１において、そのホール移動度がｎチャ
ネル型のＭＩＳトランジスタ１２における電子移動度よ
りも小さい分だけ、ゲート絶縁膜２０に誘電率のより大
きいものを使用すれば、基板１０の材料が化合物半導体
であっても、ｐチャネル型のＭＩＳトランジスタ１１の
相互コンダクタンスｇm 、すなわち動作速度を、ｎチャ
ネル型のＭＩＳトランジスタ１２のそれと同程度のもの
にすることができる。
【００２２】例えば、ｎチャネル型のＭＩＳトランジス
タ１２のゲート絶縁膜２１に誘電率の小さなＳｉＯ2 を
用いる一方で、ｐチャネル型のＭＩＳトランジスタ１１
のゲート絶縁膜２０にはＳｉＯ2 よりも２〜３倍程度誘
電率の大きいＡｌ2 Ｏ3 ，ＡｌＮ，Ｔａ2 Ｏ5 等を用い
れば良い。なお、この場合には、１桁程度の移動度の差
を完全には補償できず、従って、その分だけさらに、ｐ
チャネル型のＭＩＳトランジスタ１１のチャネル幅
Ｗ1 ，チャネル長Ｌ1 で定まる値（Ｗ1 ／Ｌ1 ）がｎチ
ャネル型のＭＩＳトランジスタ１２のチャネル幅Ｗ2 ，
チャネル長Ｌ2 で定まる値（Ｗ2 ／Ｌ2 ）よりも大きく
なるように、ゲート領域１５，１９の面積サイズ、形状
を互いにある程度変える必要がある。しかしながら、こ
のときにも、ゲート領域１５，１９の面積サイズ，形状
の相違の度合を図６（ａ），（ｂ）に示したような従来
のゲート領域５５，５９の面積サイズ，形状の相違の度
合に比べて少なくすることができ、ＣＭＩＳトランジス
タを従来に比べよりコンパクトな構造のものにすること
ができる。また、ゲート領域１５，１９の面積サイズ，
形状を互いに全く同じものにしたい場合には、誘電率を
相違させることに加えて、ゲート絶縁膜２０の厚さをゲ
ート絶縁膜２１の厚さよりも薄くすれば良い。
タ１２のゲート絶縁膜２１に誘電率の小さなＳｉＯ2 を
用いる一方で、ｐチャネル型のＭＩＳトランジスタ１１
のゲート絶縁膜２０にはＳｉＯ2 よりも２〜３倍程度誘
電率の大きいＡｌ2 Ｏ3 ，ＡｌＮ，Ｔａ2 Ｏ5 等を用い
れば良い。なお、この場合には、１桁程度の移動度の差
を完全には補償できず、従って、その分だけさらに、ｐ
チャネル型のＭＩＳトランジスタ１１のチャネル幅
Ｗ1 ，チャネル長Ｌ1 で定まる値（Ｗ1 ／Ｌ1 ）がｎチ
ャネル型のＭＩＳトランジスタ１２のチャネル幅Ｗ2 ，
チャネル長Ｌ2 で定まる値（Ｗ2 ／Ｌ2 ）よりも大きく
なるように、ゲート領域１５，１９の面積サイズ、形状
を互いにある程度変える必要がある。しかしながら、こ
のときにも、ゲート領域１５，１９の面積サイズ，形状
の相違の度合を図６（ａ），（ｂ）に示したような従来
のゲート領域５５，５９の面積サイズ，形状の相違の度
合に比べて少なくすることができ、ＣＭＩＳトランジス
タを従来に比べよりコンパクトな構造のものにすること
ができる。また、ゲート領域１５，１９の面積サイズ，
形状を互いに全く同じものにしたい場合には、誘電率を
相違させることに加えて、ゲート絶縁膜２０の厚さをゲ
ート絶縁膜２１の厚さよりも薄くすれば良い。
【００２３】また、ｎチャネル型のＭＩＳトランジスタ
１２のゲート絶縁膜２１に誘電率の小さなＳｉＯ2 を用
いる一方で、ｐチャネル型のＭＩＳトランジスタ１１の
ゲート絶縁膜２０にＳｉＯ2 よりも１桁程度誘電率の大
きいＴｉＯ2 ，ＢａＴｉＯ3 ，ＰＺＴ，ＰＬＺＴ（鉛、
ジルコニウム、チタニウムの酸化物）などを用いれば、
ゲート絶縁膜２０，２１の材質を相違させるだけでキャ
リア移動度の差を完全に補償することができ、この場合
には双方のゲート領域５５，５９の面積サイズ，形状を
全く同じものに維持でき、またゲート絶縁膜２０，２１
の厚さも同じものに維持できるので、各ＭＩＳトランジ
スタ１１，１２の製造工程が複雑にならず、かつＣＭＩ
Ｓトランジスタを大きな占有面積を必要としないコンパ
クトな構造のものにすることができる。
１２のゲート絶縁膜２１に誘電率の小さなＳｉＯ2 を用
いる一方で、ｐチャネル型のＭＩＳトランジスタ１１の
ゲート絶縁膜２０にＳｉＯ2 よりも１桁程度誘電率の大
きいＴｉＯ2 ，ＢａＴｉＯ3 ，ＰＺＴ，ＰＬＺＴ（鉛、
ジルコニウム、チタニウムの酸化物）などを用いれば、
ゲート絶縁膜２０，２１の材質を相違させるだけでキャ
リア移動度の差を完全に補償することができ、この場合
には双方のゲート領域５５，５９の面積サイズ，形状を
全く同じものに維持でき、またゲート絶縁膜２０，２１
の厚さも同じものに維持できるので、各ＭＩＳトランジ
スタ１１，１２の製造工程が複雑にならず、かつＣＭＩ
Ｓトランジスタを大きな占有面積を必要としないコンパ
クトな構造のものにすることができる。
【００２４】図２（ａ），（ｂ）は図１（ａ），（ｂ）
に示した半導体装置の変形例を示す図である。なお、図
２（ａ），（ｂ）において、図１（ａ），（ｂ）と対応
する箇所には同じ符号を付している。図２（ａ），
（ｂ）の半導体装置、すなわちＣＭＩＳトランジスタで
は、基板３０が真性半導体となっており、この真性半導
体の基板３０上にｐチャネル型のＭＩＳトランジスタ１
１とｎチャネル型のＭＩＳトランジスタ１２とが形成さ
れている。
に示した半導体装置の変形例を示す図である。なお、図
２（ａ），（ｂ）において、図１（ａ），（ｂ）と対応
する箇所には同じ符号を付している。図２（ａ），
（ｂ）の半導体装置、すなわちＣＭＩＳトランジスタで
は、基板３０が真性半導体となっており、この真性半導
体の基板３０上にｐチャネル型のＭＩＳトランジスタ１
１とｎチャネル型のＭＩＳトランジスタ１２とが形成さ
れている。
【００２５】このように、基板３０を真性半導体のもの
にすることによって、ウエル領域を必要とせずに、ｐチ
ャネル型、ｎチャネル型のＭＩＳトランジスタ１１，１
２の両方を基板３０に直接形成することができ、かつ、
両方のＭＩＳトランジスタ１１，１２において、小さい
ゲート電圧（閾値電圧）で反転層を形成することができ
る。
にすることによって、ウエル領域を必要とせずに、ｐチ
ャネル型、ｎチャネル型のＭＩＳトランジスタ１１，１
２の両方を基板３０に直接形成することができ、かつ、
両方のＭＩＳトランジスタ１１，１２において、小さい
ゲート電圧（閾値電圧）で反転層を形成することができ
る。
【００２６】なお、上述の各実施例において、基板１
０，３０の材料となる３−５族化合物半導体は、単結晶
のものでも多結晶のものでも良いが、ＧａＡｓ等に比べ
て、ＩｎＰを用いるのが最も良い。すなわち、ＧａＡｓ
を用いる場合には、ｎ型の反転層が形成されにくいの
で、ｎチャネル型のＭＩＳトランジスタを良好に形成す
ることができない。このため、ｎチャネル型のＭＩＳト
ランジスタの形成が必要なときには、ｎ型反転層が形成
され易いＩｎＰを基板に用いるのが良い。
０，３０の材料となる３−５族化合物半導体は、単結晶
のものでも多結晶のものでも良いが、ＧａＡｓ等に比べ
て、ＩｎＰを用いるのが最も良い。すなわち、ＧａＡｓ
を用いる場合には、ｎ型の反転層が形成されにくいの
で、ｎチャネル型のＭＩＳトランジスタを良好に形成す
ることができない。このため、ｎチャネル型のＭＩＳト
ランジスタの形成が必要なときには、ｎ型反転層が形成
され易いＩｎＰを基板に用いるのが良い。
【００２７】
【発明の効果】以上に説明したように本発明によれば、
基板に化合物半導体を用いた場合にも、ｐチャネル型の
ＭＩＳトランジスタのゲート絶縁膜をｎチャネル型のＭ
ＩＳトランジスタのゲート絶縁膜の誘電率よりも大きな
誘電率のものにしているので、両方のＭＩＳトランジス
タの面積サイズ，形状を相違させずとも、両方のＭＩＳ
トランジスタの移動度の差を補償して動作速度が互いに
同じになるようにすることができて、製造工程が複雑に
なるのを防止できかつ半導体装置を大きな占有面積を必
要としないコンパクトな構造のものにすることができ
る。
基板に化合物半導体を用いた場合にも、ｐチャネル型の
ＭＩＳトランジスタのゲート絶縁膜をｎチャネル型のＭ
ＩＳトランジスタのゲート絶縁膜の誘電率よりも大きな
誘電率のものにしているので、両方のＭＩＳトランジス
タの面積サイズ，形状を相違させずとも、両方のＭＩＳ
トランジスタの移動度の差を補償して動作速度が互いに
同じになるようにすることができて、製造工程が複雑に
なるのを防止できかつ半導体装置を大きな占有面積を必
要としないコンパクトな構造のものにすることができ
る。
【図１】（ａ）は本発明の一実施例の半導体装置の平面
図、（ｂ）は（ａ）のＣ−Ｃ線における断面図である。
図、（ｂ）は（ａ）のＣ−Ｃ線における断面図である。
【図２】（ａ），（ｂ）は図１（ａ），（ｂ）の変形例
を示す図である。
を示す図である。
【図３】（ａ）は一般的な半導体装置の平面図、（ｂ）
は（ａ）のＡ−Ａ線における断面図である。
は（ａ）のＡ−Ａ線における断面図である。
【図４】ＣＭＩＳトランジスタの回路図である。
【図５】（ａ）はＣＭＩＳトランジスタへの入力電圧の
一例を示す図、（ｂ），（ｃ）はＣＭＩＳトランジスタ
の出力電圧の一例をそれぞれ示す図である。
一例を示す図、（ｂ），（ｃ）はＣＭＩＳトランジスタ
の出力電圧の一例をそれぞれ示す図である。
【図６】（ａ）は基板に化合物半導体を用いた従来の半
導体装置の平面図、（ｂ）は（ａ）のＢ−Ｂ線における
断面図である。
導体装置の平面図、（ｂ）は（ａ）のＢ−Ｂ線における
断面図である。
１０ 基板 １１ ｐチャネル型のＭＩＳトランジスタ １２ ｎチャネル型のＭＩＳトランジスタ １３ ソース １４ ドレイン １５ ｐチャネル領域 １６ ｐウエル １７ ソース １８ ドレイン １９ ｎチャネル領域 ２０ ゲート絶縁膜 ２１ ゲート絶縁膜 ２２ ゲート電極 ２３ ゲート電極
Claims (3)
- 【請求項１】 化合物半導体の基板にｐチャネル型のＭ
ＩＳトランジスタとｎチャネル型のＭＩＳトランジスタ
とが形成されている半導体装置において、前記ｐチャネ
ル型のＭＩＳトランジスタのゲート絶縁膜は、前記ｎチ
ャネル型のＭＩＳトランジスタのゲート絶縁膜の誘電率
よりも大きな誘電率を有していることを特徴とする半導
体装置。 - 【請求項２】 前記基板は、単結晶または多結晶のＩｎ
Ｐで形成されていることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 前記基板は、真性半導体のものであっ
て、該基板上にｐチャネル型のＭＩＳトランジスタとｎ
チャネル型のＭＩＳトランジスタとが直接形成されてい
ることを特徴とする請求項１または請求項２に記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3053094A JPH0567741A (ja) | 1991-02-26 | 1991-02-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3053094A JPH0567741A (ja) | 1991-02-26 | 1991-02-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567741A true JPH0567741A (ja) | 1993-03-19 |
Family
ID=12933199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3053094A Pending JPH0567741A (ja) | 1991-02-26 | 1991-02-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0567741A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07292928A (ja) * | 1994-01-10 | 1995-11-07 | P S Kunishiro Union:Kk | 組み合わせ壁面におけるタイル張設構造 |
-
1991
- 1991-02-26 JP JP3053094A patent/JPH0567741A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07292928A (ja) * | 1994-01-10 | 1995-11-07 | P S Kunishiro Union:Kk | 組み合わせ壁面におけるタイル張設構造 |
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