JPH0561796A - 通信処理装置のホスト接続機構 - Google Patents
通信処理装置のホスト接続機構Info
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- JPH0561796A JPH0561796A JP3224318A JP22431891A JPH0561796A JP H0561796 A JPH0561796 A JP H0561796A JP 3224318 A JP3224318 A JP 3224318A JP 22431891 A JP22431891 A JP 22431891A JP H0561796 A JPH0561796 A JP H0561796A
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Abstract
(57)【要約】
【目的】 ホストから指示されるメモリダンプ処理を通
信処理装置を構成している各制御部に影響されずにホス
ト接続機構のみで行う。 【構成】 メモリダンプが指示されると初期化回路１１
０が出力する初期化信号により通信処理装置を構成して
いる各制御部の動作を停止させる。この後ＥＰＵ１０２
はＲＯＭ１０３に格納されているダンププログラムをメ
モリ１０５へロードする。そしてメモリ１０５へロード
したダンププログラムの先頭からＥＰＵ１０２は処理を
開始し、メモリ２０に有る情報をバスインタフェース１
０４、共通バス１２０、ホストインタフェース１０１、
ホストチャネル１１を介してホストへ転送する。
信処理装置を構成している各制御部に影響されずにホス
ト接続機構のみで行う。 【構成】 メモリダンプが指示されると初期化回路１１
０が出力する初期化信号により通信処理装置を構成して
いる各制御部の動作を停止させる。この後ＥＰＵ１０２
はＲＯＭ１０３に格納されているダンププログラムをメ
モリ１０５へロードする。そしてメモリ１０５へロード
したダンププログラムの先頭からＥＰＵ１０２は処理を
開始し、メモリ２０に有る情報をバスインタフェース１
０４、共通バス１２０、ホストインタフェース１０１、
ホストチャネル１１を介してホストへ転送する。
Description
【０００１】
【産業上の利用分野】本発明は通信処理装置がホストか
らの指示によりメモリダンプ等を実行する通信処理装置
を制御するホスト接続機構に関する。
らの指示によりメモリダンプ等を実行する通信処理装置
を制御するホスト接続機構に関する。
【０００２】
【従来の技術】ホストに接続されて各種回線の制御を行
う通信処理装置は図３に示すように、ホストから与えら
れる制御用プログラムを内蔵のメモリへ格納し、この制
御用プログラムのもとで通信処理装置はホストと各種回
線間のデータ転送の制御を行っている。そして通信処理
装置に障害等の事象が発生したとき、通常通信処理装置
には周辺装置が接続されていないため情報収集の手段と
してホストから通信処理装置へホスト接続機構を介して
メモリダンプ処理が要求される。メモリダンプ処理が要
求されるとシステム制御部はダンププログラムをメモリ
へ展開した後演算処理部へダンププログラムの実行を指
示する。演算処理部はダンププログラムに従って通信処
理装置のメモリに格納されている制御用プログラム及び
この実行結果、回線データ等の情報をホストへデータ転
送し、ホストは周辺装置を使ってデータを出力して障害
の解析に必要な情報を入手している。
う通信処理装置は図３に示すように、ホストから与えら
れる制御用プログラムを内蔵のメモリへ格納し、この制
御用プログラムのもとで通信処理装置はホストと各種回
線間のデータ転送の制御を行っている。そして通信処理
装置に障害等の事象が発生したとき、通常通信処理装置
には周辺装置が接続されていないため情報収集の手段と
してホストから通信処理装置へホスト接続機構を介して
メモリダンプ処理が要求される。メモリダンプ処理が要
求されるとシステム制御部はダンププログラムをメモリ
へ展開した後演算処理部へダンププログラムの実行を指
示する。演算処理部はダンププログラムに従って通信処
理装置のメモリに格納されている制御用プログラム及び
この実行結果、回線データ等の情報をホストへデータ転
送し、ホストは周辺装置を使ってデータを出力して障害
の解析に必要な情報を入手している。
【０００３】
【発明が解決しようとする課題】従って、通信処理装置
のホスト接続機構はホストよりメモリダンプ要求を受け
取るとシステム制御部へメモリダンプが指示されたこと
を伝え、システム制御部はメモリダンプが指示されたこ
とを認識して通信処理装置内の各制御部を初期化して演
算処理部へメモリダンプの実行を指示する。演算処理部
はメモリダンプの処理に入り、メモリ内の情報をホスト
へ転送する。しかし演算処理部の暴走、システム制御部
のストール（機能停止）、各種制御部の障害等によりホ
ストからのメモリダンプ要求がシステム制御部及び演算
処理部へ正常に伝えることができなかったり、システム
制御部が内蔵しているダンププログラムをメモリへ正常
にロードできなかったりするとメモリダンプの実行が出
来なくなり、障害解析に重要な情報を得られないという
欠点があった。
のホスト接続機構はホストよりメモリダンプ要求を受け
取るとシステム制御部へメモリダンプが指示されたこと
を伝え、システム制御部はメモリダンプが指示されたこ
とを認識して通信処理装置内の各制御部を初期化して演
算処理部へメモリダンプの実行を指示する。演算処理部
はメモリダンプの処理に入り、メモリ内の情報をホスト
へ転送する。しかし演算処理部の暴走、システム制御部
のストール（機能停止）、各種制御部の障害等によりホ
ストからのメモリダンプ要求がシステム制御部及び演算
処理部へ正常に伝えることができなかったり、システム
制御部が内蔵しているダンププログラムをメモリへ正常
にロードできなかったりするとメモリダンプの実行が出
来なくなり、障害解析に重要な情報を得られないという
欠点があった。
【０００４】
【課題を解決するための手段】本発明の通信処理装置の
ホスト接続機構は、ホストとの接続制御を行うホストイ
ンタフェースと、ホストからメモリダンプ要求を受け取
ると通信処理装置を構成している各制御部の初期化信号
を出力することにより通信処理装置の動作を停止させる
初期化回路と、ダンププログラムが格納されているＲＯ
Ｍと、ダンププログラムの実行とホスト接続機構の制御
を行うＥＰＵとで構成され、通信処理装置は、メモリダ
ンプ要求によりホスト接続機構を介してホストに転送さ
れる情報を格納しているメモリを有している。
ホスト接続機構は、ホストとの接続制御を行うホストイ
ンタフェースと、ホストからメモリダンプ要求を受け取
ると通信処理装置を構成している各制御部の初期化信号
を出力することにより通信処理装置の動作を停止させる
初期化回路と、ダンププログラムが格納されているＲＯ
Ｍと、ダンププログラムの実行とホスト接続機構の制御
を行うＥＰＵとで構成され、通信処理装置は、メモリダ
ンプ要求によりホスト接続機構を介してホストに転送さ
れる情報を格納しているメモリを有している。
【０００５】また、本発明はホストとの接続制御を行う
ホストインタフェースと、ホストからメモリダンプ要求
を受け取ると、通信処理装置の共通バスを制御している
システム制御部の動作を禁止することにより通信処理装
置の動作を停止させるアクセス禁止回路と、ダンププロ
グラムが格納されているＲＯＭと、ダンププログラムの
実行とホスト接続機構全体の制御を行うＥＰＵとで構成
されるホスト接続機構と、メモリダンプ要求によりホス
ト接続機構を介してホストに転送される情報を格納して
いるメモリとを有している。
ホストインタフェースと、ホストからメモリダンプ要求
を受け取ると、通信処理装置の共通バスを制御している
システム制御部の動作を禁止することにより通信処理装
置の動作を停止させるアクセス禁止回路と、ダンププロ
グラムが格納されているＲＯＭと、ダンププログラムの
実行とホスト接続機構全体の制御を行うＥＰＵとで構成
されるホスト接続機構と、メモリダンプ要求によりホス
ト接続機構を介してホストに転送される情報を格納して
いるメモリとを有している。
【０００６】
【作用】本発明の通信処理装置のホスト接続機構におい
ては、ホストインタフェースでホストとの接続制御を行
い、ホストからメモリダンプ要求を受け取ると、初期化
回路は通信処理装置を構成している各制御部に初期化信
号を出力して通信処理装置の動作を停止させ、ＥＰＵは
ＲＯＭに格納されているダンププログラムを読み出して
メモリに格納し、ホスト接続機構の制御を行ってダンプ
プログラムを実行し、メモリにはメモリダンプ要求によ
りホスト接続機構を介してホストに転送される情報を格
納している。
ては、ホストインタフェースでホストとの接続制御を行
い、ホストからメモリダンプ要求を受け取ると、初期化
回路は通信処理装置を構成している各制御部に初期化信
号を出力して通信処理装置の動作を停止させ、ＥＰＵは
ＲＯＭに格納されているダンププログラムを読み出して
メモリに格納し、ホスト接続機構の制御を行ってダンプ
プログラムを実行し、メモリにはメモリダンプ要求によ
りホスト接続機構を介してホストに転送される情報を格
納している。
【０００７】また、本発明の通信処理装置のホスト接続
機構においては、ホストインタフェースはホストとの接
続制御を行い、ホストからメモリダンプ要求を受け取る
と、アクセス禁止回路はシステム制御部へ禁止信号を送
って通信処理装置の共通バスを制御するシステム制御部
の動作を禁止し、ＲＯＭがダンププログラムを格納し、
ＥＰＵがこのダンププログラムの実行とホスト接続機構
の制御を行う。そしてメモリダンプ要求によりホスト接
続機構を介してホストに転送される情報がメモリに格納
される。
機構においては、ホストインタフェースはホストとの接
続制御を行い、ホストからメモリダンプ要求を受け取る
と、アクセス禁止回路はシステム制御部へ禁止信号を送
って通信処理装置の共通バスを制御するシステム制御部
の動作を禁止し、ＲＯＭがダンププログラムを格納し、
ＥＰＵがこのダンププログラムの実行とホスト接続機構
の制御を行う。そしてメモリダンプ要求によりホスト接
続機構を介してホストに転送される情報がメモリに格納
される。
【０００８】かくて、通信処理装置の演算処理部の暴
走、システム制御部の機能停止、各種制御部の障害等に
よりホストからのメモリダンプ要求をシステム制御部へ
正常に伝えることが出来なかったり、システム制御部が
内蔵しているダンププログラムをメモリへ正常にロード
できなかったりする事態は発生しなくなる。
走、システム制御部の機能停止、各種制御部の障害等に
よりホストからのメモリダンプ要求をシステム制御部へ
正常に伝えることが出来なかったり、システム制御部が
内蔵しているダンププログラムをメモリへ正常にロード
できなかったりする事態は発生しなくなる。
【０００９】
【実施例】本発明について図面を参照して説明する。図
１は本発明の通信処理装置のホスト接続機構の一実施例
を示すブロック構成図である。
１は本発明の通信処理装置のホスト接続機構の一実施例
を示すブロック構成図である。
【００１０】図１において、ホストとのインタフェース
を行うホスト接続機構１００、通信処理装置の内部バス
の制御を行うシステム制御部３０、通信処理装置の制御
を行う演算処理部１０、通信処理装置の制御用プログラ
ム及び回線データ等が記憶されているメモリ２０、各種
回線とのインタフェースを行う回線接続部４０とが共通
バス１を介して相互に接続されている。
を行うホスト接続機構１００、通信処理装置の内部バス
の制御を行うシステム制御部３０、通信処理装置の制御
を行う演算処理部１０、通信処理装置の制御用プログラ
ム及び回線データ等が記憶されているメモリ２０、各種
回線とのインタフェースを行う回線接続部４０とが共通
バス１を介して相互に接続されている。
【００１１】ホスト接続機構１００に接続されているホ
ストがメモリダンプを実行しようとしたとき、ホストは
ホストチャネル１１を介してメモリダンプ要求をホスト
接続機構１００にあたえる。ホスト接続機構１００はホ
ストとの接続制御を行うホストインタフェース１０１、
通信処理装置の共通バス１との接続制御を行うバスイン
タフェース１０４、メモリダンプ実施前に通信処理装置
を構成している各制御部を初期化する初期化回路１１
０、メモリダンプ用のプログラムが格納されているＲＯ
Ｍ１０３、メモリダンプの実行とホスト接続機構１００
全体の制御を行うＥＰＵ１０２、ホスト接続機構１００
の内部メモリ１０５、及びこれらを相互に接続する共通
バス１２０で構成されている。
ストがメモリダンプを実行しようとしたとき、ホストは
ホストチャネル１１を介してメモリダンプ要求をホスト
接続機構１００にあたえる。ホスト接続機構１００はホ
ストとの接続制御を行うホストインタフェース１０１、
通信処理装置の共通バス１との接続制御を行うバスイン
タフェース１０４、メモリダンプ実施前に通信処理装置
を構成している各制御部を初期化する初期化回路１１
０、メモリダンプ用のプログラムが格納されているＲＯ
Ｍ１０３、メモリダンプの実行とホスト接続機構１００
全体の制御を行うＥＰＵ１０２、ホスト接続機構１００
の内部メモリ１０５、及びこれらを相互に接続する共通
バス１２０で構成されている。
【００１２】ホストチャネル１１を介してホストよりメ
モリダンプ要求を受け取るとホストインタフェース１０
１はメモリダンプの実行を共通バス１２０を介してＥＰ
Ｕ１０２へ通知する。ＥＰＵ１０２はメモリダンプの開
始を指示されると通信処理装置を構成している各制御部
の動作を停止させるために初期化信号の出力を共通バス
１２０を通してバスインタフェース１０４へ要求する。
バスインタフェース１０４は初期化信号の出力を要求さ
れると初期化要求線４を介して初期化回路１１０へ初期
化信号の出力命令を与える。
モリダンプ要求を受け取るとホストインタフェース１０
１はメモリダンプの実行を共通バス１２０を介してＥＰ
Ｕ１０２へ通知する。ＥＰＵ１０２はメモリダンプの開
始を指示されると通信処理装置を構成している各制御部
の動作を停止させるために初期化信号の出力を共通バス
１２０を通してバスインタフェース１０４へ要求する。
バスインタフェース１０４は初期化信号の出力を要求さ
れると初期化要求線４を介して初期化回路１１０へ初期
化信号の出力命令を与える。
【００１３】初期化回路１１０は初期化信号出力命令の
ラッチ回路、通信処理装置を構成している各制御部の動
作を停止させる初期化信号出力用のドライバ回路等で構
成されており、初期化要求線４を介してバスインタフェ
ース１０４より初期化信号の出力命令が与えられるとラ
ッチ回路で命令をラッチし、このラッチ回路の出力を使
って初期化信号のドライバ回路を駆動し、ドライバ回路
の出力を初期化信号線２を介して通信処理装置を構成し
ている各制御部へ与えることにより各制御部の動作を停
止させるとともに各制御部の異常状態を解除し、これか
ら実行するメモリダンプ処理が影響を受けないようにす
る。ホスト接続機構１００のＥＰＵ１０２は初期化信号
の出力をバスインタフェース１０４から共通バス１２０
を介して通知されるとメモリダンプの実行を開始する。
ラッチ回路、通信処理装置を構成している各制御部の動
作を停止させる初期化信号出力用のドライバ回路等で構
成されており、初期化要求線４を介してバスインタフェ
ース１０４より初期化信号の出力命令が与えられるとラ
ッチ回路で命令をラッチし、このラッチ回路の出力を使
って初期化信号のドライバ回路を駆動し、ドライバ回路
の出力を初期化信号線２を介して通信処理装置を構成し
ている各制御部へ与えることにより各制御部の動作を停
止させるとともに各制御部の異常状態を解除し、これか
ら実行するメモリダンプ処理が影響を受けないようにす
る。ホスト接続機構１００のＥＰＵ１０２は初期化信号
の出力をバスインタフェース１０４から共通バス１２０
を介して通知されるとメモリダンプの実行を開始する。
【００１４】ＥＰＵ１０２はメモリダンプ処理を開始す
るためＲＯＭ１０３に予め格納されているメモリダンプ
プログラムを共通バス１２０を介してメモリ１０５へロ
ードする。そしてＥＰＵ１０２はメモリ１０５へロード
したダンププログラムの先頭から処理を開始し通信処理
装置のメモリ２０に格納されている通信処理装置の制御
用プログラム及びこの実行結果、実行過程のデータ、そ
して回線データ等の情報をホスト接続機構１００内のバ
スインタフェース１０４、共通バス１２０、ホストイン
タフェース１０１、そしてホストチャネル１１を通して
ホストへ転送する。
るためＲＯＭ１０３に予め格納されているメモリダンプ
プログラムを共通バス１２０を介してメモリ１０５へロ
ードする。そしてＥＰＵ１０２はメモリ１０５へロード
したダンププログラムの先頭から処理を開始し通信処理
装置のメモリ２０に格納されている通信処理装置の制御
用プログラム及びこの実行結果、実行過程のデータ、そ
して回線データ等の情報をホスト接続機構１００内のバ
スインタフェース１０４、共通バス１２０、ホストイン
タフェース１０１、そしてホストチャネル１１を通して
ホストへ転送する。
【００１５】以上の動作を行うことによりホスト接続機
構１００は通信処理装置を構成している演算処理部１
０、システム制御部３０、回線接続部４０の障害等に影
響されることなくホスト接続機構１００のみでメモリダ
ンプ要求を受け取りメモリ２０の内容をホストへ転送す
ることができる。
構１００は通信処理装置を構成している演算処理部１
０、システム制御部３０、回線接続部４０の障害等に影
響されることなくホスト接続機構１００のみでメモリダ
ンプ要求を受け取りメモリ２０の内容をホストへ転送す
ることができる。
【００１６】また、図２に示すようにホスト接続機構２
００には、ホスト接続機構１００内の初期化回路１１０
の替わりにアクセス禁止回路２１５を設け、アクセス禁
止回路２１５がシステム制御部８０の動作を禁止できる
ようにしている。
００には、ホスト接続機構１００内の初期化回路１１０
の替わりにアクセス禁止回路２１５を設け、アクセス禁
止回路２１５がシステム制御部８０の動作を禁止できる
ようにしている。
【００１７】図２の実施例において、ホスト接続機構２
００はホストとの接続制御を行うホストインタフェース
２０１、通信処理装置の共通バス３との接続制御を行う
バスインタフェース２０４、メモリダンプ実施前に通信
処理装置の共通バス３の制御を行っているシステム制御
部８０の動作を禁止するアクセス禁止回路２１５、メモ
リダンプ用のプログラムが格納されているＲＯＭ２０
３、メモリダンプの実行とホスト接続機構２００全体の
制御を行うＥＰＵ２０２、ホスト接続機構２００の内部
メモリ２０５、及びこれらを相互に接続する共通バス２
２０で構成されている。ホストチャネル２１を介してホ
ストよりメモリダンプ要求を受け取るとホストインタフ
ェース２０１はメモリダンプの実行を共通バス２２０を
介してＥＰＵ２０２へ通知する。
００はホストとの接続制御を行うホストインタフェース
２０１、通信処理装置の共通バス３との接続制御を行う
バスインタフェース２０４、メモリダンプ実施前に通信
処理装置の共通バス３の制御を行っているシステム制御
部８０の動作を禁止するアクセス禁止回路２１５、メモ
リダンプ用のプログラムが格納されているＲＯＭ２０
３、メモリダンプの実行とホスト接続機構２００全体の
制御を行うＥＰＵ２０２、ホスト接続機構２００の内部
メモリ２０５、及びこれらを相互に接続する共通バス２
２０で構成されている。ホストチャネル２１を介してホ
ストよりメモリダンプ要求を受け取るとホストインタフ
ェース２０１はメモリダンプの実行を共通バス２２０を
介してＥＰＵ２０２へ通知する。
【００１８】ＥＰＵ２０２はメモリダンプの開始を指示
されると通信処理装置を構成している各制御部の動作を
停止させるためにシステム制御部８０の動作を禁止する
ディセーブル信号の出力を共通バス２２０を通してアク
セス禁止回路２１５へディセーブル信号の出力命令を与
える。
されると通信処理装置を構成している各制御部の動作を
停止させるためにシステム制御部８０の動作を禁止する
ディセーブル信号の出力を共通バス２２０を通してアク
セス禁止回路２１５へディセーブル信号の出力命令を与
える。
【００１９】アクセス禁止回路２１５はディセーブル信
号出力命令のラッチ回路、通信処理装置の共通バス３を
制御しているシステム制御部８０の動作を停止させる初
期化信号と共通バス３へのアクセスを禁止するアウトプ
ット制御信号の出力用ドライバ回路等で構成されてお
り、共通バス２２０を介してＥＰＵ２０２よりディセー
ブル信号の出力命令が与えられるとラッチ回路で命令を
ラッチし、このラッチ回路の出力を使ってドライバ回路
を駆動し、ドライバ回路の出力を初期化信号とアウトプ
ット制御信号として禁止信号線５を介して通信処理装置
を構成しているシステム制御部８０へ与えることにより
システム制御部８０を初期化し合わせて共通バス３への
アクセスを禁止することにより共通バス３の制御を停止
する。
号出力命令のラッチ回路、通信処理装置の共通バス３を
制御しているシステム制御部８０の動作を停止させる初
期化信号と共通バス３へのアクセスを禁止するアウトプ
ット制御信号の出力用ドライバ回路等で構成されてお
り、共通バス２２０を介してＥＰＵ２０２よりディセー
ブル信号の出力命令が与えられるとラッチ回路で命令を
ラッチし、このラッチ回路の出力を使ってドライバ回路
を駆動し、ドライバ回路の出力を初期化信号とアウトプ
ット制御信号として禁止信号線５を介して通信処理装置
を構成しているシステム制御部８０へ与えることにより
システム制御部８０を初期化し合わせて共通バス３への
アクセスを禁止することにより共通バス３の制御を停止
する。
【００２０】通信処理装置の共通バス３の制御を停止す
ることにより通信処理装置を構成している各制御部の動
作を停止させることが出来、これから実行するメモリダ
ンプ処理が影響を受けないようにする。ホスト接続機構
２００のＥＰＵ２０２はディセーブル信号の出力をアク
セス禁止回路２１５から共通バス２２０を介して通知さ
れるとメモリダンプの実行を開始する。
ることにより通信処理装置を構成している各制御部の動
作を停止させることが出来、これから実行するメモリダ
ンプ処理が影響を受けないようにする。ホスト接続機構
２００のＥＰＵ２０２はディセーブル信号の出力をアク
セス禁止回路２１５から共通バス２２０を介して通知さ
れるとメモリダンプの実行を開始する。
【００２１】ＥＰＵ２０２はメモリダンプ処理を開始す
るためＲＯＭ２０３に予め格納されているメモリダンプ
プログラムを共通バス２２０を介してメモリ２０５へロ
ードする。そしてＥＰＵ２０２はメモリ２０５へロード
したダンププログラムの先頭から処理を開始し通信処理
装置のメモリ７０に格納されている通信処理装置の制御
用プログラム及びこの実行結果、実行過程のデータ、そ
して回線データ等の情報をホスト接続機構２００内のバ
スインタフェース２０４、共通バス２２０、ホストイン
タフェース２０１、そしてホストチャネル１２を通して
ホストへ転送する。
るためＲＯＭ２０３に予め格納されているメモリダンプ
プログラムを共通バス２２０を介してメモリ２０５へロ
ードする。そしてＥＰＵ２０２はメモリ２０５へロード
したダンププログラムの先頭から処理を開始し通信処理
装置のメモリ７０に格納されている通信処理装置の制御
用プログラム及びこの実行結果、実行過程のデータ、そ
して回線データ等の情報をホスト接続機構２００内のバ
スインタフェース２０４、共通バス２２０、ホストイン
タフェース２０１、そしてホストチャネル１２を通して
ホストへ転送する。
【００２２】以上の動作を行うことによりホスト接続機
構２００は通信処理装置を構成している演算処理部６
０、システム制御部８０、回線接続部９０の障害等に影
響されることなくホスト接続機構２００のみでメモリダ
ンプ要求を受け取りメモリ７０の内容をホストへ転送す
る方式も第一の実施例と同様の効果が得られる。
構２００は通信処理装置を構成している演算処理部６
０、システム制御部８０、回線接続部９０の障害等に影
響されることなくホスト接続機構２００のみでメモリダ
ンプ要求を受け取りメモリ７０の内容をホストへ転送す
る方式も第一の実施例と同様の効果が得られる。
【００２３】
【発明の効果】以上説明したように本発明による通信処
理装置のホスト接続機構は、受け取ったメモリダンプ要
求をホスト接続機構のみで内蔵しているダンププログラ
ムを使用して確実に実行することが可能なので、通信処
理装置を構成している演算処理部、システム制御部等に
ストール状態、暴走状態が発生していても、これらの影
響を受けることなくメモリダンプが行えるので確実に障
害解析に必要なメモリ情報をホストで収集できるという
効果がある。
理装置のホスト接続機構は、受け取ったメモリダンプ要
求をホスト接続機構のみで内蔵しているダンププログラ
ムを使用して確実に実行することが可能なので、通信処
理装置を構成している演算処理部、システム制御部等に
ストール状態、暴走状態が発生していても、これらの影
響を受けることなくメモリダンプが行えるので確実に障
害解析に必要なメモリ情報をホストで収集できるという
効果がある。
【図１】本発明の第１実施例のブロック構成図である。
【図２】本発明の第２実施例のブロック構成図である。
【図３】従来の通信処理装置のホスト接続機構のブロッ
ク構成図である。
ク構成図である。
１，３，１２０，２２０ 共通バス ２ 初期化信号線 ４ 初期化要求線 ５ 禁止信号線 １１，１２ ホストチャネル １０，６０ 演算処理部 ２０，７０，１０５，２０５ メモリ ３０，８０ システム制御部 ４０，９０ 回線接続部 １００，２００ ホスト接続機構 １０１，２０１ ホストインタフェース １０２，２０２ ＥＰＵ １０３，２０３ ＲＯＭ １０４，２０４ バスインタフェース １１０ 初期化回路 ２１５ アクセス禁止回路
Claims (2)
- 【請求項１】 ホストからのメモリダンプ要求を受け取
ると通信処理装置を構成している各制御部の動作を停止
させる初期化信号を出力する初期化回路と、ダンププロ
グラムが格納されているＲＯＭと、ＲＯＭに格納されて
いるダンププログラムを読み出しダンププログラムの実
行を行い通信処理装置内のメモリに格納されている制御
用プログラム及びこの実行結果、回線データ等の情報を
ホストへ転送制御するとともにホスト接続機構の制御を
行う制御部とで構成されることを特徴とする通信処理装
置のホスト接続機構。 - 【請求項２】 ホストからのメモリダンプ要求を受け取
ると通信処理装置の共通バスを制御しているシステム制
御部の動作を禁止することにより通信処理装置を構成し
ている各制御部の動作を停止させるアクセス禁止回路
と、ダンププログラムが格納されているＲＯＭと、ＲＯ
Ｍに格納されているダンププログラムを読み出しダンプ
プログラムの実行を行い通信処理装置内のメモリに格納
されている制御用プログラム及びこの実行結果、回線デ
ータ等の情報をホストへ転送制御するとともにホスト接
続機構の制御を行う制御部とで構成されることを特徴と
する通信処理装置のホスト接続機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3224318A JPH0561796A (ja) | 1991-09-04 | 1991-09-04 | 通信処理装置のホスト接続機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3224318A JPH0561796A (ja) | 1991-09-04 | 1991-09-04 | 通信処理装置のホスト接続機構 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0561796A true JPH0561796A (ja) | 1993-03-12 |
Family
ID=16811874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3224318A Pending JPH0561796A (ja) | 1991-09-04 | 1991-09-04 | 通信処理装置のホスト接続機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0561796A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013103033A1 (ja) * | 2012-01-06 | 2013-07-11 | オムロン株式会社 | ノード装置およびネットワークシステム |
-
1991
- 1991-09-04 JP JP3224318A patent/JPH0561796A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013103033A1 (ja) * | 2012-01-06 | 2013-07-11 | オムロン株式会社 | ノード装置およびネットワークシステム |
| JP2013140550A (ja) * | 2012-01-06 | 2013-07-18 | Omron Corp | ノード装置およびネットワークシステム |
| TWI472930B (zh) * | 2012-01-06 | 2015-02-11 | Omron Tateisi Electronics Co | 節點裝置及網路系統 |
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