JPH056176A - 効果付加装置 - Google Patents

Abstract

(57)【要約】 【目的】 入力される原音の音高に対してオクターブ高
い音高の楽音を発生させて、これを混合することによ
り、楽音の多様性を確保する。 【構成】 入力される音響信号を２乗する２乗処理
（Ａ）２１および２乗処理（Ｂ）２５と、該処理２１、
２５により２乗された音響信号に対して所定のオフセッ
ト値を加算するオフセット加算２倍処理（Ａ）２２およ
びオフセット加算２倍処理（Ｂ）２６と、該処理２２、
２６により加算された音響信号を所定のレベルでクリッ
プするクリップ処理（Ｂ）２３およびクリップ処理
（Ｃ）２７と、該処理２３、２７によりクリップされた
音響信号と前記入力される音響信号とを混合して出力す
る混合処理２４とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子楽器等に用いられ
る効果付加装置に係わり、詳しくは入力される原音の音
高と、この原音の音高に対してオクターブ違いの音とを
ミックスして出力するオクターバと称される効果付加装
置に関する。

【０００２】

【従来の技術】楽器、特に弦楽器の分野では、オクター
ブ奏法というものが古くから知られている。このオクタ
ーブ奏法は、１つの主音と、この主音に対して音高（特
に、音階）が１オクターブ異なる音とを同時に発生する
奏法である。なお、１オクターブ異なる音階とは、主音
に対して音の周波数が２倍又は１／２倍となるものであ
る。このオクターブ奏法は、単音奏法と比べて音楽的に
厚みのある演奏ができるという特徴がある。

【０００３】しかしながら、このようなオクターブ奏法
は弦の押え方が特殊で難しく、特に熟練した者しかでき
ないという欠点があった。そのため、従来からこのオク
ターブ奏法時の演奏音を作り出すオクターバと称される
エフェクタ（効果付加装置）が提案され、実用化されて
いる。

【０００４】このオクターバでは、一定音高の入力され
る原音信号をまず矩形波に変換するとともに、この矩形
波を１／２に分周又は１／４に分周し、さらにこの分周
した信号と入力された原音信号とをミックスして出力す
る構成となっている。このような方式では、原音と１オ
クターブ又は２オクターブ下の音とが混合されて発生
し、より厚みの増した音となり、楽音の多様性を満足す
るものとなる。

【０００５】

【発明が解決しようとする課題】ところで、このような
従来のオクターバにあっては、原音に対してオクターブ
低い音階の音しか発生できず、原音に対して１オクター
ブ高い音階の音を発生させることができなかった。した
がって、従来あるオクターバではオクターブ奏法の効果
（以下、単にオクターブ効果という）を十分に付加する
ことができず、楽音の多様性に欠けるという問題点があ
った。

【０００６】すなわち、従来のオクターバは分周器を用
いることにより原音信号の持つ周波数を１／２、１／４
に分周してオクターブ違いの音を作成している。しかし
ながら、周波数を２倍にすることは、ＰＬＬ等の極めて
複雑な構成を必要とし、オクターブの低い音を作り出す
ときのように簡単なハード回路構成で行うことは、難し
いからであった。

【０００７】したがって、オクターブ奏法による楽音を
発生させようとする場合、従来のオクターバでは原音に
対してオクターブ低い音は出せても、１オクターブある
いはそれ以上（例えば、２オクターブ）の高い音階の音
を発生させることができず、オクターブ効果が十分でな
くなって、楽音の多様性に欠けていた。その結果、従来
のオクターバを使用しても、オクターブ高の音は演奏者
の奏法で補わなければならず、オクターブ奏法を完全に
カバーするオクターバとしての機能が十分でなかった。

【０００８】そこで本発明は、入力される原音に対して
オクターブ高い音高の楽音を発生させて楽音の多様性を
確保できる効果付加装置を提供することを目的としてい
る。

【０００９】

【課題を解決するための手段】本発明による効果付加装
置は、入力される音響信号を偶数倍する演算手段と、こ
の演算手段により偶数倍された音響信号に対して所定の
オフセット値を加算するオフセット加算手段と、このオ
フセット加算手段により加算された音響信号を所定のレ
ベルでクリップするクリップ手段と、このクリップ手段
によりクリップされた音響信号と前記入力される音響信
号とを混合して出力する混合手段と、を備えたことを特
徴とする。

【００１０】

【作用】本発明では、入力される音響信号は最初に偶数
倍乗、例えば２乗され、その後、偶数倍乗された音響信
号に対して所定のオフセット値が加算される。このと
き、負のオフセット値を適切に選ぶことにより、２乗さ
れた音響信号が反転を繰り返すゼロのライン位置が移動
して周期が１／２（周波数では２倍）となる。

【００１１】また、加算された音響信号は所定のレベル
でデジタル的にクリップされ、次いで、クリップされた
音響信号と入力される音響信号とが混合して出力され
る。

【００１２】この場合、クリップ処理では、例えばＤＳ
Ｐが用いられ、ＤＳＰ内の加算手段により加算された音
響信号同士を加算するとともに、この加算結果をＤＳＰ
内のレジスタで１ビットずつ上位へシフトさせることに
よって２倍し、その後、このような加算およびその結果
の２倍という処理を所定回数だけ繰り返すような処理が
行われる。

【００１３】そのため、クリップ処理の演算結果をラッ
チするレジスタが桁あふれを起こし、クリップ波形の上
部が一定レベルでカットされて矩形波となる。したがっ
て、入力される原音に対して周期が１／２（周波数では
２倍）となる波形、すなわち１オクターブ高い音高の楽
音がハード回路で発生する。

【００１４】なお、周期が１／２（周波数では２倍）と
なった波形に対して上記同様の処理を繰り返すことによ
り、例えば周期が１／４（周波数では４倍）の波形も容
易に生成できる。したがって、入力される音響信号（原
音）に対してオクターブ高い音高の信号をハード回路で
簡単に発生でき、楽音の多様性を確保できる。

【００１５】

【実施例】以下、図面を参照して本発明の一実施例につ
いて説明する。図１は本発明に係る効果付加装置を電子
楽器に適用したときの一実施例の回路図である。図１に
おいて、１はピックアップであり、演奏者の弾弦による
弦の振動はピックアップ１によって検出され、アナログ
の電気信号に変換される。次いで、アナログの電気信号
は増幅器（オペアンプ）２によって増幅されて電子部３
に供給される。電子部３は入力信号に対してオクターブ
高い音階の楽音をハード回路によって付加するオクター
バに相当するもので、本実施例の大きな特徴部分であ
る。

【００１６】このようにしてオクターブ効果が付加され
た楽音信号はコンデンサ４を介してトーンコントローラ
５によって音色が調整された後（コンデンサ４およびト
ーンコントローラ５からなるフィルタのカットオフ周波
数を変えることによって音色が調整される）、さらにボ
リウムコントローラ６によって音量が調整され、出力ジ
ャック７から外部（例えば、スピーカ）に取り出され
る。

【００１７】次に、図２は電子部３の内部構成を示すブ
ロック図である。同図において、電子部３はＡ／Ｄ変換
器１１、ＤＳＰ（Digital signal Procc-esor）１２、
Ｄ／Ａ変換器１３、ＣＰＵ１４、ＲＯＭ１５およびＲＡ
Ｍ１６によって構成される。Ａ／Ｄ変換器１１は増幅器
２によって増幅されたアナログの電気信号をＡ／Ｄ変換
してＤＳＰ１２に供給し、ＤＳＰ１２は入力されるデジ
タルの楽音信号を処理してオクターブ効果を付加する。

【００１８】ＣＰＵ１４は、図３に示すように、処理開
始の最初にイニシャライズされ（ステップＳ１０１）、
次いでＤＳＰ１２に対してオクターブ効果付加のための
処理プログラム（マイクロプログラム）や処理に必要な
係数を転送する（ステップＳ１０２）という制御を行う
ものである。この場合、ＣＰＵ１４はＲＯＭ１５に記憶
されているプログラムに基づきＲＡＭ１６をワークメモ
リとして電子部全体を制御する。そして、ＤＳＰ１２に
よってオクターブ効果の付加された楽音信号はＤ／Ａ変
換器１３によってデジタル信号からアナログ信号に変換
されて出力される。

【００１９】次に、図４はＤＳＰ１２におけるオクター
ブ効果付加のための処理を疑似的にブロック化した図で
ある。同図において用いられる各波形の一部を説明する
と、次の通りである（各波形の全体は後述の図３３参
照）。

【００２０】Ｗ（ＩＮＰ）：入力波形 Ｗ（ＯＴＯ）：１／２分周した波形 Ｗ（ＯＴ１）：１／４分周した波形 Ｗ（ＭＬ２）：２倍した波形 Ｗ（ＭＸ２）：４倍した波形 Ｗ（ＯＵＴ）：出力波形 そして、出力波形Ｗ（ＯＵＴ）は入力波形Ｗ（ＩＮ
Ｐ）、１／２分周した波形Ｗ（ＯＴＯ）、１／４分周し
た波形Ｗ（ＯＴ１）、２倍した波形Ｗ（ＭＬ２）および
４倍した波形Ｗ（ＭＸ２）を混合した波形である。ま
た、これらのうち１／２分周した波形Ｗ（ＯＴＯ）、１
／４分周した波形Ｗ（ＯＴ１）、２倍した波形Ｗ（ＭＬ
２）および４倍した波形Ｗ（ＭＸ２）は矩形波となって
いる。

【００２１】次に、オクターブ効果付加処理の動作原理
を、図４のブロック図を用いて説明する。最初に、原音
に対して１オクターブ上の音を発生する動作原理を説明
する。以下の説明においては、各処理内容を実行するハ
ード的な回路構成について、逐次その回路図を参照して
説明する。

【００２２】原音に対して１オクターブ上の音を発生す
る処理は、入力波形Ｗ（ＩＮＰ）に対して２乗処理
（Ａ）２１、オフセット加算２倍処理（Ａ）２２および
クリップ処理（Ｂ）２３を順次実行することにより得ら
れる。

【００２３】すなわち、入力波形Ｗ（ＩＮＰ）は、まず
２乗処理（Ａ）２１に導かれて入力波形Ｗ（ＩＮＰ）自
体が２乗され、２乗波形Ｗ（ＭＬ０）が得られる。この
２乗処理（Ａ）２１を実行するハード的な回路構成は図
５のように示され、入力波形Ｗ（ＩＮＰ）自体は乗算器
３１によって２乗され、乗算器３１から２乗波形Ｗ（Ｍ
Ｌ０）が出力される。

【００２４】次いで、２乗波形Ｗ（ＭＬ０）はオフセッ
ト加算２倍処理（Ａ）２２に導かれ、２乗波形Ｗ（ＭＬ
０）に対してマイナス（負）の値を有する所定のオフセ
ット値Ｗ（ＨＦ１）が加算され、その後、この加算結果
が２倍されて２倍波形Ｗ（ＭＬ２）が得られる。

【００２５】このオフセット加算２倍処理（Ａ）２２を
実行するハード的な回路構成も同じく図５のように示さ
れ、２乗波形Ｗ（ＭＬ０）に対して加算器３２によって
マイナスの値を有するオフセット値Ｗ（ＨＦ１）が加算
された後、乗算器３３に送られる。乗算器３３では加算
結果を乗算係数［２］によって示される数だけ乗算す
る。この場合、乗算係数が［２］であるから、乗算器３
３では送られてきた加算結果が２倍され、２倍波形Ｗ
（ＭＬ２）が得られる。

【００２６】次いで、２倍波形Ｗ（ＭＬ２）はクリップ
処理（Ｂ）２３に導かれ、２倍波形Ｗ（ＭＬ２）がＤＳ
Ｐによって所定のレベルでデジタル的に振幅をカットす
ることが行われてクリップ波形Ｗ（ＭＬ３）が出力さ
れ、このクリップ波形Ｗ（ＭＬ３）は混合処理２４に送
られる。

【００２７】具体的な処理内容を述べると、ＤＳＰ１２
内では入力される２倍波形Ｗ（ＭＬ２）同士を加算する
とともに、この加算結果を２倍し（レジスタで１ビット
ずつ上位へシフトさせる処理を行う）、その後、このよ
うな加算およびその結果の２倍という処理を所定回数
（本実施例では５回）繰り返す。そして、このようにし
て、入力波形の振幅を増大させ、波形をラッチしている
ＤＳＰのレジスタが桁あふれを起こして、あたかも波形
の上部が一定レベルでカットされたかのような波形にし
て一定振幅の矩形波を発生させる。

【００２８】このクリップ処理（Ｂ）２３を実行するハ
ード的な回路構成は図６のように示される。図６におい
て、まず、入力される２倍波形Ｗ（ＭＬ２）同士は加算
器４１によって加算され、その後、乗算器４２に送られ
る。乗算器４２では加算結果を乗算係数［２］によって
示される数だけ乗算する。この場合、乗算係数が［２］
であるから、乗算器４２では送られてきた加算結果が２
倍され、２倍波形が得られる。この２倍波形は次段に送
られ、同様の加算および２倍処理が実行順次されてい
く。

【００２９】すなわち、加算器４１および乗算器４２と
同様の処理を行う一連の加算器４３、４５、４７、４９
および乗算器４４、４６、４８、５０が、以後４段継続
している。したがって、全体では入力される２倍波形Ｗ
（ＭＬ２）に対して５段の加算および２倍の乗算処理が
ハード的に実行される。このとき、各段の演算波形をラ
ッチしているＤＳＰのレジスタが桁あふれを起こして波
形の上部が一定レベルでカットされたようになって一定
振幅の矩形波が発生し、乗算器５０からクリップ波形Ｗ
（ＭＬ３）として出力される。

【００３０】上述したような原音に対して１オクターブ
上の音を発生する処理を実際の波形図を参照して説明す
ると、図７のようになる。図７（ａ）に示すように、入
力される波形ｃ（例えば、上記入力波形Ｗ（ＩＮＰ）あ
るいは後述のＷ（ＭＬ２））が正弦波であるとすると、
これを２乗した場合、その結果ｆ（例えば、上記２乗波
形Ｗ（ＭＬ０）あるいは後述のＷ（ＭＸ０））は図７
（ｂ）のようになり、ｆ＝ｃ²で表される。すなわち、
正弦波の負の部分がなくなり、全体的にやや三角波に近
似した波形となる。

【００３１】次いで、図７（ｃ）に示すように、２乗波
形ｆ＝ｃ²に対してマイナスの値を有するオフセット値
ｓ（例えば、Ｗ（ＨＦ１）あるいは後述のＷ（ＨＸ
１））を加算すると、その結果ｇはｇ＝ｓ＋ｆとなる。
オフセット値ｓとしてｓ＝ｃｏｓθを採用すると、上記
三角波に近似した波形が下に下がってゼロのラインが三
角波の中程に移動したような形となる。これにより、正
弦波ｃに比べると、周期が１／２（周波数では２倍）と
なる。

【００３２】次いで、オフセットした波形ｇ＝ｓ＋ｆを
２倍して図７（ｄ）に示すような波形（例えば、Ｗ（Ｍ
Ｌ２）あるいは後述のＷ（ＭＸ２））とする。これによ
り、周期は変らないが、振幅を２倍に引き延ばした波形
ｈ＝２×ｇが得られる。

【００３３】次いで、図７（ｅ）に示すように、振幅を
２倍に引き延ばした波形ｈに対してクリップ処理を行う
ため、まず入力される波形ｈ同士を加算するとともに、
この加算結果を２倍し（レジスタで１ビットずつ上位へ
シフトさせる）、さらに、このような加算およびその結
果の２倍という処理を５回繰り返すと、入力波形ｈの振
幅が増大し、波形をラッチしているＤＳＰのレジスタが
桁あふれを起こして、波形の上部が一定レベルでカット
されたような波形となって、一定振幅の矩形波ｉ（例え
ば、Ｗ（ＭＬ３）あるいは後述のＷ（ＭＸ３））が発生
する。

【００３４】この矩形波ｉは上記正弦波ｃに比べると、
周期が１／２（周波数では２倍）となっている。したが
って、正弦波ｃに対して１オクターブ上の矩形波ｉが発
生したことになる。

【００３５】次に、原音に対して２オクターブ上の音を
発生する動作原理を説明する。この２オクターブ上の音
は、上記オフセット加算２倍処理（Ａ）２２の結果であ
る２倍波形Ｗ（ＭＬ２）に対して、さらに同様の２乗処
理（Ｂ）２５、オフセット加算２倍処理（Ｂ）２６およ
びクリップ処理（Ｃ）２７を順次実行することにより得
られる。

【００３６】すなわち、オフセット加算２倍処理（Ａ）
２２の結果である２倍波形Ｗ（ＭＬ２）は、まず２乗処
理（Ｂ）２５に導かれて２倍波形Ｗ（ＭＬ２）自体が２
乗され、２乗波形Ｗ（ＭＸ０）が得られる。この２乗処
理（Ｂ）２５を実行するハード的な回路構成は図８のよ
うに示され、２倍波形Ｗ（ＭＬ２）自体が乗算器５１に
よって２乗され、乗算器５１から２乗波形Ｗ（ＭＸ０）
が出力される。

【００３７】次いで、２乗波形Ｗ（ＭＸ０）はオフセッ
ト加算２倍処理（Ｂ）２６に導かれ、２乗波形Ｗ（ＭＸ
０）に対してマイナスの値を有する所定のオフセット値
Ｗ（ＨＸ１）が加算され、その後、この加算結果が２倍
されて２倍波形Ｗ（ＭＸ２）が得られる。

【００３８】このオフセット加算２倍処理（Ａ）２６を
実行するハード的な回路構成も同じく図８のように示さ
れ、２乗波形Ｗ（ＭＸ０）に対して加算器５２によって
マイナスの値を有するオフセット値Ｗ（ＨＸ１）が加算
された後、乗算器５３に送られる。乗算器５３では加算
結果を乗算係数［２］によって示される数だけ乗算す
る。この場合、乗算係数が［２］であるから、乗算器５
３では送られてきた加算結果が２倍され、２倍波形Ｗ
（ＭＸ２）が得られる。

【００３９】次いで、２倍波形Ｗ（ＭＸ２）はクリップ
処理（Ｃ）２７に導かれ、２倍波形Ｗ（ＭＸ２）がＤＳ
Ｐによって振幅を引延ばされるとともに、所定のレベル
でデジタル的に振幅をカットすることが行われてクリッ
プ波形Ｗ（ＭＸ３）が出力され、このクリップ波形Ｗ
（ＭＸ３）は同様に混合処理２４に送られる。

【００４０】このクリップ処理（Ｃ）２７を実行するハ
ード的な回路構成は図９のように示される。図９におい
て、まず、入力される２倍波形Ｗ（ＭＸ２）同士は加算
器６１によって加算され、その後、乗算器６２に送ら
れ、加算結果が２倍されて２倍波形が得られる。この２
倍波形は次段に送られ、同様の加算および２倍処理が実
行順次されていく。すなわち、加算器６１および乗算器
６２と同様の処理を行う一連の加算器６３、６５、６
７、６９および乗算器６４、６６、６８、７０が、以後
４段継続している。

【００４１】したがって、全体では入力される２倍波形
Ｗ（ＭＸ２）に対して５段の加算および２倍の乗算処理
がハード的に実行される。このとき、各段の演算波形を
ラッチしているＤＳＰのレジスタが桁あふれを起こして
波形の上部が一定レベルでカットされたようになって一
定振幅の矩形波が発生し、乗算器７０からクリップ波形
Ｗ（ＭＸ３）として出力される。

【００４２】この場合、入力波形として既に２倍された
２倍波形Ｗ（ＭＬ２）を用いているから、上記の処理に
よって前述した原音に対して１オクターブ上の音を発生
する動作原理の場合と同様の論理により、原音に対して
２オクターブ上の音を発生させることができる。

【００４３】次に、原音に対して１オクターブ下の音を
発生する動作原理を説明する。この１オクターブ下の音
は、入力波形Ｗ（ＩＮＰ）に対してクリップ処理（Ａ）
２８とＣＰＯ分周処理２９を順次実行することにより得
られる。

【００４４】すなわち、入力波形Ｗ（ＩＮＰ）は、まず
クリップ処理（Ａ）２８に導かれ、入力波形Ｗ（ＩＮ
Ｐ）がＤＳＰによって所定のレベルでデジタル的に振幅
をカットすることが行われてクリップ波形Ｗ（ＣＰＯ）
が出力され、このクリップ波形Ｗ（ＣＰＯ）は次段のＣ
ＰＯ分周処理２９に送られる。

【００４５】このクリップ処理（Ａ）２８を実行するハ
ード的な回路構成は図１０のように示される。図１０に
おいて、まず、入力波形Ｗ（ＩＮＰ）同士は加算器７１
によって加算され、その後、乗算器７２に送られ、加算
結果が２倍されて２倍波形が得られる。この２倍波形は
次段に送られ、同様の加算および２倍処理が実行順次さ
れていく。

【００４６】すなわち、加算器７１および乗算器７２と
同様の処理を行う一連の加算器７３、７５、７７、７９
および乗算器７４、７６、７８、８０が、以後４段継続
している。したがって、全体では入力される入力波形Ｗ
（ＩＮＰ）に対して５段の加算および２倍の乗算処理が
ハード的に実行される。

【００４７】このとき、前述の場合と同様に各段の演算
波形をラッチしているＤＳＰのレジスタが桁あふれを起
こして波形の上部が一定レベルでカットされたようにな
って一定振幅の矩形波が発生し、乗算器８０からクリッ
プ波形Ｗ（ＣＰＯ）として出力される。

【００４８】次いで、クリップ波形Ｗ（ＣＰＯ）はＣＰ
Ｏ分周処理２９に導かれ、クリップ波形Ｗ（ＣＰＯ）に
対して周波数を１／２に分周する処理が行われて周期が
２倍になった分周波形Ｗ（ＯＴＯ）が出力され、この分
周波形Ｗ（ＯＴＯ）は直接に混合処理２４に送られると
ともに、さらに１／２分周して周期を４倍にするために
ＯＴＯ分周処理３０に送られる。

【００４９】ここで、本実施例における分周処理の動作
原理について、図１１を参照して説明する。いま、図１
１（ａ）に示すようにスレショルドレベルＴＨＯを横切
って振幅が変化している矩形波に近い入力波形がある場
合、このスレショルドレベルＴＨＯを横切るタイミング
は矢印で示す部分となっている。

【００５０】入力波形がスレショルドレベルＴＨＯに対
してどのような状態にあるかを、図１１（ｂ）に示すよ
うに［０］〜［３］という４つの区分で分けることで、
全ての状態を含むことができる。

【００５１】［０］：波形がスレショルドレベルＴＨＯ
の下側にある一定の状態。

【００５２】［１］：波形が上から下にスレショルドレ
ベルＴＨＯを横切って変化している状態。

【００５３】［２］：波形がスレショルドレベルＴＨＯ
の上側にある一定の状態。

【００５４】［３］：波形が下から上にスレショルドレ
ベルＴＨＯを横切って変化している状態。

【００５５】ここで、上記４つの区分値［０］〜［３］
のそれぞれについて“３”および“４”という値を各々
減算した場合、双方の減算結果について、符号の不一致
状態を考察すると、以下のように、［３］の状態のみマ
イナスおよびゼロ（ゼロは正とする）という結果となっ
て符号が不一致状態となる。

【００５６】 ［０］のとき：［０］−３＝−３（符号が負）、［０］
−４＝−４（符号が負） ［１］のとき：［１］−３＝−２（符号が負）、［１］
−４＝−３（符号が負） ［２］のとき：［２］−３＝−１（符号が負）、［２］
−４＝−２（符号が負） ［３］のとき：［３］−３＝ ０（符号が正）、［３］
−４＝−１（符号が負） したがって、この事実から［３］−３＝０（符号が正）
と、［３］−４＝−１（符号が負）となるときを検知す
ると、波形が下から上にスレショルドレベルＴＨＯを横
切って変化している状態のみが捉えられ、これは図１１
（ｃ）に矢印で示す部分となる。

【００５７】次に、波形が下から上にスレショルドレベ
ルＴＨＯを横切って変化している区分［３］の状態に同
期してレベルが反転する矩形波を生成すると、図１１
（ｄ）に示すようになる。この矩形波は図１１（ａ）に
示すような入力波形に対して周期が２倍の波形となり、
周波数を１／２に分周する処理が実行されたことにな
る。

【００５８】次に、上記分周処理の動作原理に基づいて
クリップ波形Ｗ（ＣＰＯ）の周波数を１／２に分周する
ＣＰＯ分周処理２９を実行するハード的な回路構成は図
１２のように示される。

【００５９】図１２において、ＣＰＯ分周処理２９は入
力波形がスレショルドレベルＴＨＯを横切ったか否か
（図１１（ａ）に相当）を検出する横断検出部２９ａ
と、入力波形の４つの区分状態（図１１（ｂ）に相当）
を検出し、波形の立上がり状態（図１１（ｃ）に相当）
のみに起因する符号の不一致を検出する不一致検出部２
９ｂと、波形の立上がりタイミングに同期してレベルが
反転する矩形波を生成する（図１１（ｄ）に相当）矩形
波生成部２９ｃとからなる。

【００６０】最初に、横断検出部２９ａの処理から説明
する。クリップ処理（Ａ）２８からのクリップ波形Ｗ
（ＣＰＯ）は所定のサンプルタイミングで送られてお
り、まず減算器８１に入力される。そして、所定のスレ
ショルドレベルＴＨＯからクリップ波形Ｗ（ＣＰＯ）を
減算する処理が行われ、その後、符号検出器８２によっ
て減算結果の値の符号が検出されて不一致検出器８３に
出力される。

【００６１】このとき、ＴＨＯ＞Ｗ（ＣＰＯ）であれ
ば、減算結果の値の符号は正となり、これはクリップ波
形Ｗ（ＣＰＯ）がスレショルドレベルＴＨＯに対して下
側から上に向けてＴＨＯを横切る方向に変化しているこ
とを意味する。

【００６２】一方、スレショルドレベルＴＨＯは他の減
算器８４にも入力されており、この減算器８４には、さ
らに前回の入力波形（この場合は前回のサンプルタイミ
ングで入力されたクリップ波形）Ｗ（ＩＮＱ）が入力さ
れている。

【００６３】前回のクリップ波形（以下、前クリップ波
形という）Ｗ（ＩＮＱ）は遅延器８５から与えられてお
り、遅延器８５は前回のサンプルタイミング（１周期前
のサンプルタイミング）で入力されたクリップ波形Ｗ
（ＣＰＯ）を取り込んで格納している。したがって、遅
延器８５はクリップ波形Ｗ（ＣＰＯ）を遅延させて格納
しているのと等価な処理を行っている。

【００６４】減算器８４の減算結果は符号検出器８６に
出力され、ここで減算結果の値の符号が検出されて同じ
く不一致検出器８３に出力される。このとき、ＴＨＯ＞
Ｗ（ＩＮＱ）であれば、減算結果の値の符号は正とな
り、これは前クリップ波形Ｗ（ＩＮＱ）がスレショルド
レベルＴＨＯに対して下側から上に向けてＴＨＯを横切
る方向に変化していることを意味する。

【００６５】不一致検出器８３では各符号検出器８２、
８６から送られてくる符号検出結果が不一致であるか否
かが検出され、各符号検出結果が一致していれば、入力
されるクリップ波形Ｗ（ＣＰＯ）が同一の方向に変化し
ており、スレショルドレベルＴＨＯを横切っていないと
判断する。

【００６６】一方、各符号検出結果が不一致であれば、
入力されるクリップ波形Ｗ（ＣＰＯ）の変化方向が前回
と異なって不一致の時点でスレショルドレベルＴＨＯを
横切ったと判断する。そして、不一致検出器８３は不一
致状態を検出したとき、信号ＳをラッチＷ（ＦＧＯ）８
７に出力する。したがって、信号Ｓは入力されるクリッ
プ波形Ｗ（ＣＰＯ）がスレショルドレベルＴＨＯを横切
るタイミングに正確に同期して出力されることになる。
この処理は図１１（ａ）の状態を検出することに相当す
る。

【００６７】ラッチＷ（ＦＧＯ）８７は信号Ｓが入力さ
れる毎に定数Ｗ（ＯＮＥ）＝１をラッチする。なお、当
初は前クリップ波形Ｗ（ＩＮＱ）が存在しないので、そ
の場合は定数Ｗ（ＺＲＯ）＝０をラッチする。これによ
り、入力されるクリップ波形Ｗ（ＣＰＯ）がスレショル
ドレベルＴＨＯを横切る毎にラッチＷ（ＦＧＯ）８７に
よって定数Ｗ（ＯＮＥ）がラッチされ、次段の不一致検
出部２９ｂの加算器８８に出力される。

【００６８】また、クリップ波形Ｗ（ＣＰＯ）は一定の
サンプルタイミングで入力されているから、例えばクリ
ップ波形Ｗ（ＣＰＯ）がスレショルドレベルＴＨＯを横
切る前にクリップ波形Ｗ（ＣＰＯ）の次回のサンプルタ
イミングに至ると、その時点でラッチＷ（ＦＧＯ）８７
には信号Ｓが入力されず、定数Ｗ（ＺＲＯ）がラッチさ
れて加算器８８に供給される。

【００６９】次に、不一致検出部２９ｂの処理について
説明する。入力されるクリップ波形Ｗ（ＣＰＯ）は減算
器８９に入力され、前述の減算器８１の場合とは逆に、
クリップ波形Ｗ（ＣＰＯ）からスレショルドレベルＴＨ
Ｏを減算する処理が行われ、その後、符号検出器９０に
よって減算結果の値の符号が検出されて演算器（ＡＬ
Ｕ）９１に出力される。

【００７０】このとき、Ｗ（ＣＰＯ）＞ＴＨＯであれ
ば、減算結果の値の符号は正となり、これはクリップ波
形Ｗ（ＣＰＯ）がスレショルドレベルＴＨＯの上側にあ
る（詳しくはクリップ波形のレベルがＴＨＯより大き
い）ことを意味する。また、Ｗ（ＣＰＯ）＜ＴＨＯであ
れば、減算結果の値の符号は負となり、これはクリップ
波形Ｗ（ＣＰＯ）がスレショルドレベルＴＨＯの下側に
ある（詳しくはクリップ波形のレベルがＴＨＯより小さ
い）ことを意味する。

【００７１】符号検出器９０による符号の判別結果から
加算あるいは減算の２種類の命令信号が演算器（ＡＬ
Ｕ）９１に対して出力される。演算器（ＡＬＵ）９１は
２つの同一の定数Ｗ（ＯＮＥ）＝１をそれぞれ２つの入
力端子に受けており、符号検出器９０による符号の判別
結果から加算の命令信号（符号が正のとき）を受入れる
と、２つの同一の定数Ｗ（ＯＮＥ）＝１を加算して波形
状態値Ｗ（ＦＧ１）＝２を加算器８８に出力する。

【００７２】一方、符号検出器９０による符号の判別結
果から減算の命令信号（符号が負のとき）を受入れる
と、２つの同一の定数Ｗ（ＯＮＥ）＝１同士を減算して
波形状態値Ｗ（ＦＧ１）＝０を加算器８８に出力する。

【００７３】加算器８８には、入力されるクリップ波形
Ｗ（ＣＰＯ）がスレショルドレベルＴＨＯを横切る毎に
ラッチＷ（ＦＧＯ）８７から定数Ｗ（ＯＮＥ）が供給さ
れる。また、クリップ波形Ｗ（ＣＰＯ）がスレショルド
レベルＴＨＯを横切る前にクリップ波形Ｗ（ＣＰＯ）の
次回のサンプルタイミングに至ると、ラッチＷ（ＦＧ
Ｏ）８７では定数Ｗ（ＺＲＯ）がラッチされて加算器８
８に供給される。加算器８８は、この定数Ｗ（ＯＮＥ）
あるいはＷ（ＺＲＯ）と波形状態値Ｗ（ＦＧ１）とを加
算して波形状態値Ｗ（ＦＧ３）を演算し、減算器９２、
９３に出力する。

【００７４】この波形状態値Ｗ（ＦＧ３）は入力される
クリップ波形Ｗ（ＣＰＯ）の状態に応じて前述の４つの
区分値［０］〜［３］の何れかの値となる。すなわち、
符号検出器９０による符号の判別結果が正のときは、ク
リップ波形Ｗ（ＣＰＯ）がスレショルドレベルＴＨＯの
上側にある。したがって、演算器（ＡＬＵ）９１では符
号検出器９０から加算の命令信号（符号が正のとき）を
受け入れて２つの定数Ｗ（ＯＮＥ）＝１同士が加算さ
れ、波形状態値Ｗ（ＦＧ１）＝２が加算器８８に出力さ
れる。

【００７５】一方、ラッチＷ（ＦＧＯ）８７は入力され
るクリップ波形Ｗ（ＣＰＯ）がスレショルドレベルＴＨ
Ｏを横切る毎に定数Ｗ（ＯＮＥ）＝１をラッチして加算
器８８に出力しているから、加算器８８の出力はクリッ
プ波形Ｗ（ＣＰＯ）がスレショルドレベルＴＨＯを横切
る毎に演算器（ＡＬＵ）９１からの波形状態値Ｗ（ＦＧ
１）＝２にラッチＷ（ＦＧＯ）８７からの波形状態値Ｗ
（ＦＧ０）＝１を加えたものとなる。

【００７６】例えば、クリップ波形Ｗ（ＣＰＯ）がスレ
ショルドレベルＴＨＯを横切るタイミングで波形状態値
Ｗ（ＦＧ０）＝１のときは、加算器８８の出力である波
形状態値Ｗ（ＦＧ３）は［３］となる。その後、クリッ
プ波形Ｗ（ＣＰＯ）がスレショルドレベルＴＨＯを横切
った後のタイミングで波形状態値Ｗ（ＦＧ０）＝０にな
ると、加算器８８の出力である波形状態値Ｗ（ＦＧ３）
は［２］となる。

【００７７】また、符号検出器９０による符号の判別結
果が負のときは、クリップ波形Ｗ（ＣＰＯ）がスレショ
ルドレベルＴＨＯの下側にある。したがって、演算器
（ＡＬＵ）９１では符号検出器９０から減算の命令信号
（符号が負のとき）を受け入れて２つの定数Ｗ（ＯＮ
Ｅ）＝１同士が減算され、波形状態値Ｗ（ＦＧ１）＝０
が加算器８８に出力される。

【００７８】一方、ラッチＷ（ＦＧＯ）８７は入力され
るクリップ波形Ｗ（ＣＰＯ）がスレショルドレベルＴＨ
Ｏを横切る毎に定数Ｗ（ＯＮＥ）＝１をラッチして加算
器８８に出力しているから、加算器８８の出力はクリッ
プ波形Ｗ（ＣＰＯ）がスレショルドレベルＴＨＯを横切
る毎に演算器（ＡＬＵ）９１からの波形状態値Ｗ（ＦＧ
１）＝０にラッチＷ（ＦＧＯ）８７からの波形状態値Ｗ
（ＦＧ０）＝１を加えたものとなる。

【００７９】例えば、クリップ波形Ｗ（ＣＰＯ）がスレ
ショルドレベルＴＨＯを横切るタイミングで波形状態値
Ｗ（ＦＧ０）＝１のときは、加算器８８の出力である波
形状態値Ｗ（ＦＧ３）は［１］となる。その後、クリッ
プ波形Ｗ（ＣＰＯ）がスレショルドレベルＴＨＯを横切
った後のタイミングで波形状態値Ｗ（ＦＧ０）＝０にな
ると、加算器８８の出力である波形状態値Ｗ（ＦＧ３）
は［０］となる。

【００８０】このようにして波形状態値Ｗ（ＦＧ３）は
入力されるクリップ波形Ｗ（ＣＰＯ）の状態に応じて前
述の４つの区分値［０］〜［３］の何れかの値をとる。

【００８１】４つの区分値［０］〜［３］を判別した
後、波形状態値Ｗ（ＦＧ３）は減算器９２、９３に入力
される。これらの減算器９２、９３の他方の入力端子に
はそれぞれ定数Ｗ（ＳＡＮ）＝３、定数Ｗ（ＹＯＮ）＝
４が入力されている。

【００８２】したがって、減算器９２では波形状態値Ｗ
（ＦＧ３）から定数Ｗ（ＳＡＮ）＝３を減算する処理が
行われ、その後、符号検出器９４によって減算結果の値
の符号が検出されて不一致検出器９５に出力される。こ
のとき、Ｗ（ＦＧ３）≦Ｗ（ＳＡＮ）であるから、減算
結果の値の符号はＷ（ＦＧ３）＝３のときのみ正とな
り、これは波形状態値Ｗ（ＦＧ３）＝３の状態のみを判
別できることを意味する。

【００８３】一方、減算器９３では波形状態値Ｗ（ＦＧ
３）から定数Ｗ（ＹＯＮ）＝４を減算する処理が行わ
れ、その後、符号検出器９６によって減算結果の値の符
号が検出されて不一致検出器９５に出力される。このと
き、波形状態値Ｗ（ＦＧ３）は［３］以下の値であるか
ら、Ｗ（ＦＧ３）＜Ｗ（ＹＯＮ）の状態となって減算結
果の値の符号は全て負となる。

【００８４】不一致検出器９５では各符号検出器９４、
９６から送られてくる符号検出結果が不一致であるか否
かが検出され、各符号検出結果が一致していれば、波形
状態値Ｗ（ＦＧ３）が［３］以外の数と判断し、不一致
であれば、波形状態値Ｗ（ＦＧ３）＝［３］の状態にあ
ると判断する。そして、不一致検出器９５は不一致状態
を検出したとき、信号ＳをラッチＷ（ＯＴＯ）９７に出
力する。

【００８５】したがって、信号Ｓは波形状態値Ｗ（ＦＧ
３）＝［３］であるタイミングに正確に同期して出力さ
れることになる。この処理は図１１（ｃ）の状態を検出
することに相当する。

【００８６】次に、矩形波生成部２９ｃの処理について
説明する。不一致検出器９５からは不一致状態が検出さ
れたとき、信号ＳがラッチＷ（ＯＴＯ）９７に出力され
るが、この信号Ｓは波形状態値Ｗ（ＦＧ３）＝［３］で
あるタイミングに正確に同期して出力される。ラッチＷ
（ＯＴＯ）９７は信号Ｓが入力される毎に乗算器９８の
出力である反転値Ｗ（ＩＮＶ）をラッチする。

【００８７】なお、乗算器９８には、その前段の乗算器
９９の演算結果が入力されており、乗算器９９はラッチ
Ｗ（ＯＴＯ）９７にラッチされている値に対して図１３
に示す負の符号を有する符号反転係数Ｐ（ＭＩＮ）を乗
算して乗算器９８に出力する。

【００８８】図１３は演算に使用する係数や各オクター
ブ波形の混合比率を決定する数値を示すもので、これら
の値はＲＯＭ１５に格納されている。

【００８９】したがって、乗算器９９はラッチＷ（ＯＴ
Ｏ）９７にラッチされた値を負に反転させて乗算器９８
に出力することになる。乗算器９８では、乗算器９９の
乗算結果を乗算係数［２］によって示される数だけ乗算
する。この場合、乗算係数が［２］であるから、乗算器
９８は送られてきた乗算結果を２倍し、反転値Ｗ（ＩＮ
Ｖ）として再びラッチＷ（ＯＴＯ）９７に戻す。

【００９０】このように、ラッチＷ（ＯＴＯ）９７では
信号Ｓが入力される毎に乗算器９８の出力である反転値
Ｗ（ＩＮＶ）がラッチされて分周処理の出力（分周波
形）Ｗ（ＯＴＯ）として取り出される。また、この分周
処理の出力は信号Ｓの入力が行われない時点でも取り出
される。

【００９１】この場合、信号Ｓの入力タイミングは図１
１（ｃ）に矢印で示すように入力波形が下から上にスレ
ショルドレベルＴＨＯを横切って変化している状態に対
応しているから、このタイミングに同期するようにラッ
チＷ（ＯＴＯ）９７の出力波形（すなわち、分周処理の
出力波形）は図１１（ｄ）に示すように、そのレベルが
ゼロのラインを横切って上から下へ、あるいは下から上
へと反転変化する矩形波となる。

【００９２】この矩形波は図１１（ａ）に示すような入
力波形に対して周期が２倍の波形となり、周波数を１／
２に分周する処理が実行されたことになる。

【００９３】次に、原音に対して２オクターブ下の音を
発生する動作原理を説明する。この２オクターブ下の音
は、ＣＰＯ分周処理２９の出力である１／２に分周され
たラッチＷ（ＯＴＯ）９７の分周波形Ｗ（ＯＴＯ）に対
して、さらに１／２の分周を実行するＯＰＯ分周処理３
０を通すことにより得られる。

【００９４】すなわち、ＯＰＯ分周処理３０への入力波
形として既に１／２に分周された分周波形Ｗ（ＯＴＯ）
を用いているから、ＯＰＯ分周処理３０では前述した原
音に対して１オクターブ下の音を発生する動作原理の場
合と同様の論理により、原音に対して２オクターブ下の
音を発生させることができる。

【００９５】ＯＰＯ分周処理３０を実行するハード的な
回路構成は図１４のように示される。図１４に示す回路
は、前述した図１２の回路と同様であるが、演算に使用
する定数や入力波形、出力波形等が異なる。

【００９６】ＯＰＯ分周処理３０は入力波形がスレショ
ルドレベルＴＸＯを横切ったか否か（図１１（ａ）に相
当）を検出する横断検出部３０ａと、入力波形の４つの
区分状態（図１１（ｂ）に相当）を検出し、波形の立上
がり状態（図１１（ｃ）に相当）のみに起因する符号の
不一致を検出する不一致検出部３０ｂと、波形の立上が
りタイミングに同期してレベルが反転する矩形波を生成
する（図１１（ｄ）に相当）矩形波生成部３０ｃとから
なる。

【００９７】最初に、横断検出部３０ａの処理から説明
する。１／２に分周された分周波形Ｗ（ＯＴＯ）は、ま
ず減算器１０１に入力される。そして、所定のスレショ
ルドレベルＴＸＯから分周波形Ｗ（ＯＴＯ）を減算する
処理が行われ、その後、符号検出器１０２によって減算
結果の値の符号が検出されて不一致検出器１０３に出力
される。このとき、ＴＸＯ＞Ｗ（ＯＴＯ）であれば、減
算結果の値の符号は正となり、これは分周波形Ｗ（ＯＴ
Ｏ）がスレショルドレベルＴＸＯに対して下側から上に
向けてＴＸＯを横切る方向に変化していることを意味す
る。

【００９８】一方、スレショルドレベルＴＸＯは他の減
算器１０４にも入力されており、この減算器１０４に
は、さらに前回の入力波形（前回のサンプルタイミング
で入力された分周波形）Ｗ（ＩＸＱ）が入力されてい
る。前回の分周波形（以下、前分周波形という）Ｗ（Ｉ
ＸＱ）は遅延器１０５から与えられており、遅延器１０
５は前回のサンプルタイミング（１周期前のサンプルタ
イミング）で入力された分周波形Ｗ（ＯＴＯ）を取り込
んで格納している。したがって、遅延器１０５は分周波
形Ｗ（ＯＴＯ）を遅延させて格納しているのと等価な処
理を行う。

【００９９】減算器１０４の減算結果は符号検出器１０
６に出力され、ここで減算結果の値の符号が検出されて
同じく不一致検出器１０３に出力される。このとき、Ｔ
ＸＯ＞Ｗ（ＩＸＱ）であれば、減算結果の値の符号は正
となり、これは前分周波形Ｗ（ＩＸＱ）がスレショルド
レベルＴＸＯに対して下側から上に向けてＴＸＯを横切
る方向に変化していることを意味する。

【０１００】不一致検出器１０３では各符号検出器１０
２、１０６から送られてくる符号検出結果が不一致であ
るか否かが検出され、各符号検出結果が一致していれ
ば、入力される分周波形Ｗ（ＯＴＯ）が同一の方向に変
化しており、スレショルドレベルＴＸＯを横切っていな
いと判断する。

【０１０１】一方、各符号検出結果が不一致であれば、
入力される分周波形Ｗ（ＯＴＯ）の変化方向が前回と異
なって不一致の時点でスレショルドレベルＴＸＯを横切
ったと判断する。そして、不一致検出器１０３は不一致
状態を検出したとき、信号ＳをラッチＷ（ＦＸＯ）１０
７に出力する。したがって、信号Ｓは入力される分周波
形Ｗ（ＯＴＯ）がスレショルドレベルＴＸＯを横切るタ
イミングに正確に同期して出力されることになる。この
処理は、図１２の場合と同じく図１１（ａ）の状態を検
出することに相当する。

【０１０２】ラッチＷ（ＦＸＯ）１０７は信号Ｓが入力
される毎に定数Ｗ（ＯＮＥ）＝１をラッチする。なお、
当初は前クリップ波形Ｗ（ＩＸＱ）が存在しないので、
その場合は定数Ｗ（ＺＲＯ）＝０をラッチする。これに
より、入力される分周波形Ｗ（ＯＴＯ）がスレショルド
レベルＴＸＯを横切る毎にラッチＷ（ＦＸＯ）１０７に
よって定数Ｗ（ＯＮＥ）がラッチされ、次段の不一致検
出部３０ｂの加算器１０８に出力される。

【０１０３】また、分周波形Ｗ（ＯＴＯ）は一定のサン
プルタイミングで入力されているから、例えば分周波形
Ｗ（ＯＴＯ）がスレショルドレベルＴＸＯを横切る前に
分周波形Ｗ（ＯＴＯ）の次回のサンプルタイミングに至
ると、その時点でラッチＷ（ＦＸＯ）１０７には信号Ｓ
が入力されず、定数Ｗ（ＺＲＯ）がラッチされて加算器
１０８に供給される。

【０１０４】次に、不一致検出部３０ｂの処理について
説明する。入力される分周波形Ｗ（ＯＴＯ）は減算器１
０９に入力され、前述の減算器１０１の場合とは逆に、
分周波形Ｗ（ＯＴＯ）からスレショルドレベルＴＸＯを
減算する処理が行われ、その後、符号検出器１１０によ
って減算結果の値の符号が検出されて演算器（ＡＬＵ）
１１１に出力される。

【０１０５】このとき、Ｗ（ＣＰＯ）＞ＴＸＯであれ
ば、減算結果の値の符号は正となり、これは分周波形Ｗ
（ＯＴＯ）がスレショルドレベルＴＸＯの上側にある
（詳しくは分周波形のレベルがＴＸＯより大きい）こと
を意味する。また、Ｗ（ＣＰＯ）＜ＴＸＯであれば、減
算結果の値の符号は負となり、これは分周波形Ｗ（ＯＴ
Ｏ）がスレショルドレベルＴＸＯの下側にある（詳しく
は分周波形のレベルがＴＸＯより小さい）ことを意味す
る。

【０１０６】符号検出器１１０による符号の判別結果か
ら加算あるいは減算の２種類の命令信号が演算器（ＡＬ
Ｕ）１１１に対して出力される。演算器（ＡＬＵ）１１
１は２つの同一の定数Ｗ（ＯＮＥ）＝１をそれぞれ２つ
の入力端子に受けており、符号検出器１１０による符号
の判別結果から加算の命令信号（符号が正のとき）を受
入れると、２つの同一の定数Ｗ（ＯＮＥ）＝１を加算し
て波形状態値Ｗ（ＦＸ１）＝２を加算器１０８に出力す
る。

【０１０７】一方、符号検出器１１０による符号の判別
結果から減算の命令信号（符号が負のとき）を受入れる
と、２つの同一の定数Ｗ（ＯＮＥ）＝１同士を減算して
波形状態値Ｗ（ＦＸ１）＝０を加算器１０８に出力す
る。

【０１０８】加算器１０８には、入力される分周波形Ｗ
（ＯＴＯ）がスレショルドレベルＴＸＯを横切る毎にラ
ッチＷ（ＦＸＯ）１０７から定数Ｗ（ＯＮＥ）が供給さ
れる。また、分周波形Ｗ（ＯＴＯ）がスレショルドレベ
ルＴＸＯを横切る前に分周波形Ｗ（ＯＴＯ）の次回のサ
ンプルタイミングに至ると、ラッチＷ（ＦＸＯ）１０７
では定数Ｗ（ＺＲＯ）がラッチされて加算器１０８に供
給される。

【０１０９】加算器１０８は、この定数Ｗ（ＯＮＥ）あ
るいはＷ（ＺＲＯ）と波形状態値Ｗ（ＦＸ１）とを加算
して波形状態値Ｗ（ＦＸ３）を演算し、減算器１１２、
１１３に出力する。

【０１１０】この波形状態値Ｗ（ＦＸ３）は入力される
分周波形Ｗ（ＯＴＯ）の状態に応じて前述の４つの区分
値［０］〜［３］の何れかの値となる。すなわち、符号
検出器１１０による符号の判別結果が正のときは、分周
波形Ｗ（ＯＴＯ）がスレショルドレベルＴＸＯの上側に
ある。したがって、演算器（ＡＬＵ）１１１では符号検
出器１１０から加算の命令信号（符号が正のとき）を受
け入れて２つの定数Ｗ（ＯＮＥ）＝１同士が加算され、
波形状態値Ｗ（ＦＸ１）＝２が加算器１０８に出力され
る。

【０１１１】一方、ラッチＷ（ＦＸＯ）１０７は入力さ
れる分周波形Ｗ（ＯＴＯ）がスレショルドレベルＴＸＯ
を横切る毎に定数Ｗ（ＯＮＥ）＝１をラッチして加算器
１０８に出力しているから、加算器１０８の出力は分周
波形Ｗ（ＯＴＯ）がスレショルドレベルＴＸＯを横切る
毎に演算器（ＡＬＵ）１１１からの波形状態値Ｗ（ＦＸ
１）＝２にラッチＷ（ＦＸＯ）１０７からの波形状態値
Ｗ（ＦＸ０）＝１を加えたものとなる。

【０１１２】例えば、分周波形Ｗ（ＯＴＯ）がスレショ
ルドレベルＴＸＯを横切るタイミングで波形状態値Ｗ
（ＦＸ０）＝１のときは、加算器１０８の出力である波
形状態値Ｗ（ＦＸ３）は［３］となる。その後、分周波
形Ｗ（ＯＴＯ）がスレショルドレベルＴＸＯを横切った
後のタイミングで波形状態値Ｗ（ＦＸ０）＝０になる
と、加算器１０８の出力である波形状態値Ｗ（ＦＸ３）
は［２］となる。

【０１１３】また、符号検出器１１０による符号の判別
結果が負のときは、分周波形Ｗ（ＯＴＯ）がスレショル
ドレベルＴＸＯの下側にある。したがって、演算器（Ａ
ＬＵ）１１１では符号検出器１１０から減算の命令信号
（符号が負のとき）を受け入れて２つの定数Ｗ（ＯＮ
Ｅ）＝１同士が減算され、波形状態値Ｗ（ＦＸ１）＝０
が加算器１０８に出力される。

【０１１４】一方、ラッチＷ（ＦＸＯ）１０７は入力さ
れる分周波形Ｗ（ＯＴＯ）がスレショルドレベルＴＸＯ
を横切る毎に定数Ｗ（ＯＮＥ）＝１をラッチして加算器
１０８に出力しているから、加算器１０８の出力は分周
波形Ｗ（ＯＴＯ）がスレショルドレベルＴＸＯを横切る
毎に演算器（ＡＬＵ）１１１からの波形状態値Ｗ（ＦＸ
１）＝０にラッチＷ（ＦＸＯ）１０７からの波形状態値
Ｗ（ＦＸ０）＝１を加えたものとなる。

【０１１５】例えば、分周波形Ｗ（ＯＴＯ）がスレショ
ルドレベルＴＸＯを横切るタイミングで波形状態値Ｗ
（ＦＸ０）＝１のときは、加算器１０８の出力である波
形状態値Ｗ（ＦＸ３）は［１］となる。その後、分周波
形Ｗ（ＯＴＯ）がスレショルドレベルＴＸＯを横切った
後のタイミングで波形状態値Ｗ（ＦＸ０）＝０になる
と、加算器１０８の出力である波形状態値Ｗ（ＦＸ３）
は［０］となる。

【０１１６】このようにして波形状態値Ｗ（Ｆ３）は入
力される分周波形Ｗ（ＯＴＯ）の状態に応じて前述の４
つの区分値［０］〜［３］の何れかの値をとる。

【０１１７】４つの区分値［０］〜［３］を判別した
後、波形状態値Ｗ（ＦＸ３）は減算器１１２、１１３に
入力される。これらの減算器１１２、１１３の他方の入
力端子にはそれぞれ定数Ｗ（ＳＡＮ）＝３、定数Ｗ（Ｙ
ＯＮ）＝４が入力されている。したがって、減算器１１
２では波形状態値Ｗ（ＦＸ３）から定数Ｗ（ＳＡＮ）＝
３を減算する処理が行われ、その後、符号検出器１１４
によって減算結果の値の符号が検出されて不一致検出器
１１５に出力される。

【０１１８】このとき、Ｗ（ＦＸ３）≦Ｗ（ＳＡＮ）で
あるから、減算結果の値の符号はＷ（ＦＸ３）＝３のと
きのみ正となり、これは波形状態値Ｗ（ＦＸ３）＝３の
状態のみを判別できることを意味する。

【０１１９】一方、減算器１１３では波形状態値Ｗ（Ｆ
Ｘ３）から定数Ｗ（ＹＯＮ）＝４を減算する処理が行わ
れ、その後、符号検出器１１６によって減算結果の値の
符号が検出されて不一致検出器１１５に出力される。

【０１２０】このとき、波形状態値Ｗ（ＦＸ３）は
［３］以下の値であるから、Ｗ（ＦＸ３）＜Ｗ（ＹＯ
Ｎ）の状態となって減算結果の値の符号は全て負とな
る。

【０１２１】不一致検出器１１５では各符号検出器１１
４、１１６から送られてくる符号検出結果が不一致であ
るか否かが検出され、各符号検出結果が一致していれ
ば、波形状態値Ｗ（ＦＸ３）が［３］以外の数と判断
し、不一致であれば、波形状態値Ｗ（ＦＸ３）＝［３］
の状態にあると判断する。

【０１２２】そして、不一致検出器１１５は不一致状態
を検出したとき、信号ＳをラッチＷ（ＯＴ１）１１７に
出力する。したがって、信号Ｓは波形状態値Ｗ（ＦＸ
３）＝［３］であるタイミングに正確に同期して出力さ
れることになる。この処理は図１１（ｃ）の状態を検出
することに相当する。

【０１２３】次に、矩形波生成部３０ｃの処理について
説明する。不一致検出器１１５からは不一致状態が検出
されたとき、信号ＳがラッチＷ（ＯＴ１）１１７に出力
されるが、この信号Ｓは波形状態値Ｗ（ＦＸ３）＝
［３］であるタイミングに正確に同期して出力される。
ラッチＷ（ＯＴ１）１１７は信号Ｓが入力される毎に乗
算器１１８の出力である反転値Ｗ（ＩＸＶ）をラッチす
る。

【０１２４】なお、乗算器１１８には、その前段の乗算
器１１９の演算結果が入力されており、乗算器１１９は
ラッチＷ（ＯＴ１）１１７にラッチされている値に対し
て同様に図１３に示す負の符号を有する符号反転係数Ｐ
（ＭＩＮ）を乗算して乗算器１１８に出力する。したが
って、乗算器１１９はラッチＷ（ＯＴ１）１１７にラッ
チされた値を負に反転させて乗算器１１８に出力するこ
とになる。

【０１２５】乗算器１１８では、乗算器１１９の乗算結
果を乗算係数［２］によって示めされる数だけ乗算す
る。この場合、乗算係数が［２］であるから、乗算器１
１８は送られてきた乗算結果を２倍し、反転値Ｗ（ＩＸ
Ｖ）として再びラッチＷ（ＯＴ１）１１７に戻す。

【０１２６】このように、ラッチＷ（ＯＴ１）１１７で
は信号Ｓが入力される毎に乗算器１１８の出力である反
転値Ｗ（ＩＸＶ）がラッチされて１／４分周処理の出力
（分周波形）Ｗ（ＯＴ１）として取り出される。また、
この分周処理の出力は信号Ｓの入力が行われない時点で
も取り出されている。

【０１２７】この場合、信号Ｓの入力タイミングは図１
１（ｃ）に矢印で示すように入力波形が下から上にスレ
ショルドレベルＴＸＯを横切って変化している状態に対
応しているから、このタイミングに同期するようにラッ
チＷ（ＯＴ１）１１７の出力波形（すなわち、分周処理
の出力波形）は図１１（ｄ）に示すように、そのレベル
がゼロのラインを横切って上から下へ、あるいは下から
上へと反転変化する矩形波となる。

【０１２８】この矩形波は図１１（ａ）に示すような入
力波形に対して周期が２倍の波形となり、周波数を１／
２に分周する処理が実行されたことになる。その結果、
入力波形として既に１／２に分周された分周波形Ｗ（Ｏ
ＴＯ）が用いられているから、ＯＰＯ分周処理３０では
前述の原音に対して２オクターブ下の音を発生させるこ
とが可能になる。

【０１２９】上記の各分周処理を分かりやすく波形図で
示すと、図１５のようになる。まず、原音に相当する入
力波形Ｗ（ＩＮＰ）が図１５（ａ）のようにほぼ正弦波
であるとき、この波形をクリップ処理（Ａ）２８を通し
てクリップ波形Ｗ（ＣＰＯ）に変換すると、図１５
（ｂ）のような矩形波になる。

【０１３０】次いで、この矩形波Ｗ（ＣＰＯ）をＣＰＯ
分周処理２９に通すと、図１５（ｃ）に示すように周期
が１／２に分周された矩形波Ｗ（ＯＴＯ）となる。さら
に、１／２に分周されたこの矩形波Ｗ（ＯＴＯ）をＯＴ
Ｏ分周処理３０に通すと、図１５（ｄ）に示すように周
期が１／４に分周された矩形波Ｗ（ＯＴ１）となる。

【０１３１】このようにして原音に相当する入力波形Ｗ
（ＩＮＰ）が１／２ずつ２回に分けて分周され、結局、
１／４に分周された矩形波Ｗ（ＯＴ１）が得られる。

【０１３２】次に、混合処理２４について説明する。混
合処理２４を行うブロックには入力波形Ｗ（ＩＮＰ）、
１／２分周した波形Ｗ（ＯＴＯ）、１／４分周した波形
Ｗ（ＯＴ１）、２倍した波形Ｗ（ＭＬ３）および４倍し
た波形Ｗ（ＭＸ３）の５つの波形が入力されており、混
合処理２４ではこれらの各波形をある一定の混合比率に
よって混合し、混合の結果として出力波形Ｗ（ＯＵＴ）
を出力する。

【０１３３】この混合処理２４を実行するハード的な回
路構成は図１６のように示される。まず、原音に相当す
る入力波形Ｗ（ＩＮＰ）は乗算器１２１に導かれ、図１
３に示す一定の混合比率Ｐ（ＷＯＯ）と乗算されて加算
器１２２に送られる。

【０１３４】ここで、混合比率Ｐ（ＷＯＯ）は、混合の
結果としての出力波形Ｗ（ＯＵＴ）に対して原音に相当
する入力波形Ｗ（ＩＮＰ）をどの程度混合するかという
割合を示すものである。したがって、入力波形Ｗ（ＩＮ
Ｐ）は乗算器１２１を介することにより、混合比率Ｐ
（ＷＯＯ）で決定される割合に調整されて加算器１２２
に出力される。

【０１３５】１／２分周した波形Ｗ（ＯＴＯ）、すなわ
ち１オクターブ下の音は乗算器１２３に導かれ、図１３
に示す一定の混合比率Ｐ（ＭＯ１）と乗算されて加算器
１２２に送られる。

【０１３６】ここで、混合比率Ｐ（ＭＯ１）は、混合の
結果としての出力波形Ｗ（ＯＵＴ）に対して１オクター
ブ下の音に相当する１／２分周した波形Ｗ（ＯＴＯ）を
どの程度混合するかという割合を示すものである。した
がって、１／２分周した波形Ｗ（ＯＴＯ）は乗算器１２
３を介することにより、混合比率Ｐ（ＭＯ１）で決定さ
れる割合に調整されて加算器１２２に出力される。

【０１３７】１／４分周した波形Ｗ（ＯＴ１）、すなわ
ち２オクターブ下の音は乗算器１２４に導かれ、図１３
に示す一定の混合比率Ｐ（ＭＯ２）と乗算されて加算器
１２５に送られる。

【０１３８】ここで、混合比率Ｐ（ＭＯ２）は、混合の
結果としての出力波形Ｗ（ＯＵＴ）に対して２オクター
ブ下の音に相当する１／４分周した波形Ｗ（ＯＴ１）を
どの程度混合するかという割合を示すものである。した
がって、１／４分周した波形Ｗ（ＯＴ１）は乗算器１２
４を介することにより、混合比率Ｐ（ＭＯ２）で決定さ
れる割合に調整されて加算器１２５に出力される。

【０１３９】２倍した波形Ｗ（ＭＬ３）、すなわち１オ
クターブ上の音は乗算器１２６に導かれ、図１３に示す
一定の混合比率Ｐ（ＭＯ３）と乗算されて加算器１２７
に送られる。

【０１４０】ここで、混合比率Ｐ（ＭＯ３）は、混合の
結果としての出力波形Ｗ（ＯＵＴ）に対して１オクター
ブ上の音に相当する２倍した波形Ｗ（ＭＬ３）をどの程
度混合するかという割合を示すものである。したがっ
て、２倍した波形Ｗ（ＭＬ３）は乗算器１２６を介する
ことにより、混合比率Ｐ（ＭＯ３）で決定される割合に
調整されて加算器１２７に出力される。

【０１４１】４倍した波形Ｗ（ＭＸ３）、すなわち２オ
クターブ上の音は乗算器１２８に導かれ、図１３に示す
一定の混合比率Ｐ（ＭＯ４）と乗算されて加算器１２９
に送られる。

【０１４２】ここで、混合比率Ｐ（ＭＯ４）は、混合の
結果としての出力波形Ｗ（ＯＵＴ）に対して２オクター
ブ上の音に相当する４倍した波形Ｗ（ＭＬ３）をどの程
度混合するかという割合を示すものである。したがっ
て、４倍した波形Ｗ（ＭＸ３）は乗算器１２８を介する
ことにより、混合比率Ｐ（ＭＯ４）で決定される割合に
調整されて加算器１２９に出力される。

【０１４３】加算器１２２では、混合比率Ｐ（ＷＯＯ）
で決定される割合に調整された入力波形Ｗ（ＩＮＰ）
と、混合比率Ｐ（ＭＯ１）で決定される割合に調整され
た１オクターブ下の分周波形Ｗ（ＯＴＯ）とが加算され
る。さらに、この加算器１２２の出力は、混合比率Ｐ
（ＭＯ２）で決定される割合に調整された２オクターブ
下の分周波形Ｗ（ＯＴ１）と加算器１２５において加算
される。

【０１４４】以下、同様にして加算器１２７では、加算
器１２５の出力と、混合比率Ｐ（ＭＯ３）で決定される
割合に調整された１オクターブ上の分周波形Ｗ（ＭＬ
３）とが加算される。さらに、この加算器１２７の出力
は、混合比率Ｐ（ＭＯ４）で決定される割合に調整され
た２オクターブ上の分周波形Ｗ（ＭＸ３）と加算器１２
９において加算される。

【０１４５】したがって、加算器１２９からは原音に相
当する入力波形Ｗ（ＩＮＰ）、１オクターブ下の分周波
形Ｗ（ＯＴＯ）、２オクターブ下の分周波形Ｗ（ＯＴ
１）、１オクターブ上の分周波形Ｗ（ＭＬ３）、２オク
ターブ上の分周波形Ｗ（ＭＸ３）の５つの波形が、それ
ぞれ図１３に示す各混合比率Ｐ（ＷＯＯ）〜Ｐ（ＭＯ
４）で決定された割合に調整された出力波形Ｗ（ＯＵ
Ｔ）が出力されることになる。

【０１４６】上記において、本実施例では２乗処理
（Ａ）２１および２乗処理（Ｂ）２５が演算手段に相当
し、オフセット加算２倍処理（Ａ）２２およびオフセッ
ト加算２倍処理（Ｂ）２６が加算手段に相当する。ま
た、クリップ処理（Ｂ）２３およびクリップ処理（Ｃ）
２７がクリップ手段に相当し、混合処理２４が混合手段
に相当する。

【０１４７】次に、上記オクターブ効果付加処理を実行
するためのＤＳＰのハード的な回路構成は図１７のよう
に示される。図１７において、プログラムメモリ１３１
は所定のマイクロプログラムを格納するメモリであり、
図２のＣＰＵ１４からの指示に従って所定の動作プログ
ラムを制御回路１３２に出力する。このとき、プログラ
ムメモリ１３１には特に図示しないアドレスカウンタが
接続されている。そして、プログラムメモリ１３１は、
このアドレスカウンタからのアドレス指示に従ってプロ
グラム内容を順次制御回路１３２に供給する。

【０１４８】制御回路１３２はプログラムメモリ１３１
の出力内容に基づいて後述する各レジスタ、メモリ間の
データ転送と演算、各ゲートやラッチを開閉制御するた
めの各種信号、並びにサンプルタイミング毎にインクリ
メントされるカウンタ値ＳＣを出力し、所望の信号処理
動作を実行する。

【０１４９】係数メモリ（Ｐ）１３３は図に示すような
各種の係数を格納するレジスタであり、これらの係数は
ＣＰＵ１４の制御によって図２のＲＡＭ１６から読み出
されて係数メモリ（Ｐ）１３３に格納される。

【０１５０】ワークメモリ（Ｗ）１３４は後述する図３
３に示すように、ＤＳＰ１２内で作成される波形信号等
を一時的に退避させておく作業用のメモリである。入力
レジスタ（ＰＩ）１３５は図２のＡ／Ｄ変換器１１から
のデジタル楽音信号を格納し、同信号を内部バス１３６
を介して各部へ供給する。

【０１５１】前述の係数メモリ（Ｐ）１３３、係数メモ
リ（Ｐ）１３３の出力および入力レジスタ（ＰＩ）１３
５の出力は、後述する各レジスタからの出力とともにゲ
ート１３７〜１４０のゲート端子に入力され、ゲート１
３７〜１４０からの出力はレジスタ（ＭＯ）１４１、
（Ｍ１）１４２、（Ａ０）１４３、（Ａ１）１４４に入
力される。

【０１５２】レジスタ（ＭＯ）１４１、（Ｍ１）１４２
には乗算器１４５に供給される演算途中のデータが格納
され、レジスタ（Ａ０）１４３、（Ａ１）１４４には加
減算器１４６に供給される演算途中のデータが格納され
る。

【０１５３】また、レジスタ（Ｍ１）１４２の出力、お
よび後述するレジスタ（ＳＲ）１５３の出力はゲート１
４７を介して乗算器１４５に入力されるとともに、レジ
スタレジスタ（Ａ０）１４３の出力、および後述するレ
ジスタ（ＭＲ）１５０の出力はゲート１４８を介して加
減算器１４６に入力され、さらにレジスタ（Ａ１）１４
４の出力、および後述するレジスタ（ＡＲ）１５１の出
力はゲート１４９を介して加減算器１４６に入力され
る。

【０１５４】加減算器１４６は制御回路１３２からの命
令に基づいて加算、減算を実行するとともに、必要に応
じて単にデータを通過させるのみの処理（いわゆるスル
ー処理）を行う。

【０１５５】乗算器１４５の乗算結果はレジスタ（Ｍ
Ｒ）１５０に格納され、レジスタ（ＭＲ）１５０の出力
はゲート１３８、およびゲート１４８に供給される。ま
た、加減算器１４６の演算結果はレジスタ（ＡＲ）１５
１に格納され、レジスタ（ＡＲ）１５１の出力はゲート
１４９に供給されるとともに、クリッパ回路１５２を介
してレジスタ（ＳＲ）１５３に供給される。

【０１５６】クリッパ回路１５２は、通常はオーバフロ
ー（桁あふれ）を防止するためのものであるが、本実施
例では、この機能を積極的に活用して矩形波を生成する
処理にも用いている。この場合には、前述したような波
形の上部を一定レベルでカットして矩形波となるような
クリップ処理を行う。すなわち、クリッパ回路１５２
は、例えば複数ビットのレジスタからなり、そのビット
数以上のデータを入力することによりレジスタに桁あふ
れを起こさせて結果的に波形の上部を一定レベルでカッ
トして矩形波とする。また、入力するデータを１ビット
ずつ上位へシフトさせることによって２倍するというシ
フト処理を実行する。

【０１５７】また、レジスタ（ＡＲ）１５１の出力Ｆ
（ＡＲ）はレジスタ（ＳＦＯ）１５４、レジスタ（ＳＦ
１）１５５を順次介して比較器１５６の一方の入力端子
に供給される。これらのレジスタ（ＳＦＯ）１５４、
（ＳＦ１）１５５はレジスタ（ＡＲ）１５１に格納され
たデータについて、その最上位の符号ビット（１ビッ
ト）をラッチするものである。

【０１５８】レジスタ（ＳＦＯ）１５４の出力ＳＦＯは
直接に比較器１５６の他方の入力端子に供給されるとと
もに、前述した制御回路１３２に供給される。比較器１
５６はレジスタ（ＳＦＯ）１５４の出力ＳＦＯと、レジ
スタ（ＳＦ１）１５５の出力ＳＦ１とを比較（結局、最
上位の符号ビットの比較）し、その比較結果ＣＯＭＰを
同じく制御回路１３２に出力する。

【０１５９】レジスタ（ＳＲ）１５３の出力はゲート１
４７に供給され、また、ある１音についての処理の演算
結果として内部バス１３６を介してワークメモリ（Ｗ）
１３４に格納される。

【０１６０】上述の演算結果がワークメモリ（Ｗ）１３
４に記憶されて一連の処理が終了すると、同メモリに記
憶されたデータは出力レジスタ（ＯＲ）１５７に転送さ
れ、同レジスタから図２のＤ／Ａ変換器１３に出力され
る。

【０１６１】次に、図１７で示される構成のＤＳＰ１２
の具体的な動作について、図１８〜図３２の動作フロー
チャートに基づき説明する。なお、これらの動作は、Ｄ
ＳＰ１２がプログラムメモリ１３１に記憶されたマイク
ロプログラムを実行する処理として実現される。また、
係数メモリ（Ｐ）１３３に格納されている係数（定数）
または変数、あるいはワークメモリ（Ｗ）１３４内に一
時的に格納されるデータについてのメモリ上でのアドレ
スと名称および内容は、図１３および図３３に示される
通りである。

【０１６２】まず、図４に示したＤＳＰ１２におけるオ
クターブ効果付加のための処理を疑似的にブロック化し
た動作につき、図１８の動作フローチャートに基づき説
明する。なお、図１８による動作は、図２のＣＰＵ１４
がＲＯＭ１５に格納されたプロセグラムをＲＡＭ１６を
ワークメモリにして実行する処理として実現される。

【０１６３】図１８において、原音に対してオクターブ
効果付加を実行するためには、まず、楽音信号をＤＳＰ
１２に取り込む入力処理が行われ（ステップＳ２０
１）、その後、図４に示す各処理ブロックに移行する。
これにより、入力波形（原音）が取込まれるとともに、
この原音に対して各種オクターブ効果の付加が可能にな
る。

【０１６４】最初に、入力波形（原音）をクリップする
クリップ処理（Ａ）２８が実行され（ステップＳ２０
２）、その後、このクリップ波形を１／２に分周する処
理であるＣＰＯ分周処理２９（ステップＳ２０３）、お
よび１／４に分周する処理であるＯＴＯ分周処理３０
（ステップＳ２０４）が順次実行される。これにより、
原音に対して１オクターブ、および２オクターブ下の音
が得られる。

【０１６５】次いで、入力波形を２乗する２乗処理
（Ａ）２１が実行され（ステップＳ２０５）、その後、
この２乗波形に対して所定のオフセット値を加算すると
ともに、２倍するオフセット加算２倍処理（Ａ）２２
（ステップＳ２０６）、およびクリップ処理（Ｂ）２３
（ステップＳ２０７）が順次実行される。これにより、
原音に対して１オクターブ上の音が得られる。

【０１６６】次いで、オフセット加算２倍処理（Ａ）２
２の出力である原音の周波数を２倍した波形Ｗ（ＭＬ
２）に対して、さらに２乗する２乗処理（Ｂ）２５が実
行され（ステップＳ２０８）、その後、この２乗波形に
対して所定のオフセット値を加算するとともに、２倍す
るオフセット加算２倍処理（Ｂ）２６（ステップＳ２０
９）、およびクリップ処理（Ｃ）２７（ステップＳ２１
０）が順次実行される。これにより、原音に対して２オ
クターブ上の音が得られる。

【０１６７】次いで、上述のように原音に対して上下に
各種オクターブ程異なる音を得た後は、混合処理２４が
実行され（ステップＳ２１１）、その後、出力処理が行
われる（ステップＳ２１２）。これにより、入力される
原音に対して上下に各種オクターブ程異なる音がある一
定の混合比率によって混合され、オクターブ効果の付加
された楽音信号がＤＳＰ１２から取り出される。

【０１６８】以上の各処理の詳細は、図１９以降の各図
に示され、次に詳細な処理内容を説明する。まず、図１
９は入力処理（ステップＳ２０１）の詳細を示すもので
ある。

【０１６９】図１９において、図２のＡ／Ｄ変換器１１
からの楽音信号は入力レジスタ（ＰＩ）１３５に格納さ
れ、同信号はＤＳＰ１２内で入力波形Ｗ（ＩＮＰ）とし
て各部へ供給される（ステップＳ３０１）。これによ
り、入力波形（原音）がＤＳＰ１２内に取込まれ、以後
のオクターブ効果付加の処理に移行できる。

【０１７０】図２０はクリップ処理（Ａ）２８（ステッ
プＳ２０２）の詳細を示すものである。図２０におい
て、入力レジスタ（ＰＩ）１３５に格納された入力波形
Ｗ（ＩＮＰ）は、レジスタ（Ａ０）１４３およびレジス
タ（Ａ１）１４４に格納される（ステップＳ４０１）。

【０１７１】次いで、レジスタ（Ａ０）１４３に格納さ
れた入力波形Ｗ（ＩＮＰ）と、レジスタ（Ａ１）１４４
に格納された入力波形Ｗ（ＩＮＰ）とがそれぞれゲート
１４８およびゲート１４９を介して加減算器１４６に供
給されて加算され、その演算結果がレジスタ（ＡＲ）１
５１に格納される（ステップＳ４０２）。これにより、
図１０の加算器７１の機能と等価な処理が実現される。

【０１７２】そのあと、レジスタ（ＡＲ）１５１に格納
された演算結果はクリッパ回路１５２によって２倍さ
れ、レジスタ（ＳＲ）１５３に移される（ステップＳ４
０３）。これは、クリッパ回路１５２においてレジスタ
（ＡＲ）１５１に格納された演算結果を１ビットずつ上
位へシフトさせることによって２倍するという処理で実
現される。これにより、図１０の乗算器７２の機能と等
価な処理が実現される。

【０１７３】次いで、レジスタ（ＳＲ）１５３に格納さ
れた演算結果はゲート１３９を介してレジスタ（Ａ０）
１４３に移されるとともに、同じくゲート１４０を介し
てレジスタ（Ａ１）１４４に移される（ステップＳ４０
４）。

【０１７４】次いで、レジスタ（Ａ０）１４３およびレ
ジスタ（Ａ１）１４４に格納されたレジスタ（ＳＲ）１
５３からの同一データは、それぞれゲート１４８および
ゲート１４９を介して加減算器１４６に供給されて加算
され、その演算結果がレジスタ（ＡＲ）１５１に格納さ
れる（ステップＳ４０５）。これにより、図１０の加算
器７３の機能と等価な処理が実現される。

【０１７５】そのあと、レジスタ（ＡＲ）１５１に格納
された演算結果は、同様にクリッパ回路１５２によって
２倍され、レジスタ（ＳＲ）１５３に移される（ステッ
プＳ４０６）。このとき、クリッパ回路１５２ではレジ
スタ（ＡＲ）１５１に格納された演算結果が１ビットず
つ上位へシフトして２倍される。これにより、図１０の
乗算器７４の機能と等価な処理が実現される。

【０１７６】次いで、レジスタ（ＳＲ）１５３に格納さ
れた演算結果はゲート１３９を介してレジスタ（Ａ０）
１４３に移されるとともに、同じくゲート１４０を介し
てレジスタ（Ａ１）１４４に移される（ステップＳ４０
７）。

【０１７７】次いで、レジスタ（Ａ０）１４３およびレ
ジスタ（Ａ１）１４４に格納されたレジスタ（ＳＲ）１
５３からの同一データは、それぞれゲート１４８および
ゲート１４９を介して加減算器１４６に供給されて加算
され、その演算結果がレジスタ（ＡＲ）１５１に格納さ
れる（ステップＳ４０８）。これにより、図１０の加算
器７５の機能と等価な処理が実現される。

【０１７８】そのあと、レジスタ（ＡＲ）１５１に格納
された演算結果は、同様にクリッパ回路１５２によって
２倍され、レジスタ（ＳＲ）１５３に移される（ステッ
プＳ４０９）。このとき、クリッパ回路１５２ではレジ
スタ（ＡＲ）１５１に格納された演算結果が１ビットず
つ上位へシフトして２倍される。これにより、図１０の
乗算器７６の機能と等価な処理が実現される。

【０１７９】次いで、レジスタ（ＳＲ）１５３に格納さ
れた演算結果はゲート１３９を介してレジスタ（Ａ０）
１４３に移されるとともに、同じくゲート１４０を介し
てレジスタ（Ａ１）１４４に移される（ステップＳ４１
０）。

【０１８０】以下、同様の処理があと２回継続して行わ
れる。すなわち、レジスタ（Ａ０）１４３およびレジス
タ（Ａ１）１４４に格納されたレジスタ（ＳＲ）１５３
からの同一データは、それぞれゲート１４８およびゲー
ト１４９を介して加減算器１４６に供給されて加算さ
れ、その演算結果がレジスタ（ＡＲ）１５１に格納され
る（ステップＳ４１１）。これにより、図１０の加算器
７７の機能と等価な処理が実現される。

【０１８１】そのあと、レジスタ（ＡＲ）１５１に格納
された演算結果は、同様にクリッパ回路１５２によって
２倍され、レジスタ（ＳＲ）１５３に移される（ステッ
プＳ４１２）。このとき、クリッパ回路１５２ではレジ
スタ（ＡＲ）１５１に格納された演算結果が１ビットず
つ上位へシフトして２倍される。これにより、図１０の
乗算器７８の機能と等価な処理が実現される。

【０１８２】次いで、レジスタ（ＳＲ）１５３に格納さ
れた演算結果はゲート１３９を介してレジスタ（Ａ０）
１４３に移されるとともに、同じくゲート１４０を介し
てレジスタ（Ａ１）１４４に移される（ステップＳ４１
３）。

【０１８３】次いで、レジスタ（Ａ０）１４３およびレ
ジスタ（Ａ１）１４４に格納されたレジスタ（ＳＲ）１
５３からの同一データは、それぞれゲート１４８および
ゲート１４９を介して加減算器１４６に供給されて加算
され、その演算結果がレジスタ（ＡＲ）１５１に格納さ
れる（ステップＳ４１４）。これにより、図１０の加算
器７９の機能と等価な処理が実現される。

【０１８４】そのあと、レジスタ（ＡＲ）１５１に格納
された演算結果は、同様にクリッパ回路１５２によって
２倍され、レジスタ（ＳＲ）１５３に移される（ステッ
プＳ４１５）。このとき、クリッパ回路１５２ではレジ
スタ（ＡＲ）１５１に格納された演算結果が１ビットず
つ上位へシフトして２倍される。これにより、図１０の
乗算器８０の機能と等価な処理が実現される。

【０１８５】このようにしてレジスタ（ＳＲ）１５３に
格納された演算結果ＳＲは、内部バス１３６を介してク
リップ波形Ｗ（ＣＰＯ）としてワークメモリ（Ｗ）１３
４に格納される（ステップＳ４１６）。

【０１８６】次に、図２１、図２２はＣＰＯ分周処理
（ステップＳ２０３）の詳細を示すものである。図２１
において、まず定数Ｗ（ＺＲＯ）が係数メモリ（Ｐ）１
３３から読み出されてレジスタ（Ａ０）１４３に移さ
れ、さらに、そのデータがゲート１４９を介した後、加
減算器１４６を通過（いわゆるスルー）してレジスタ
（ＡＲ）１５１に格納される（ステップＳ５０１）。

【０１８７】また、レジスタ（ＡＲ）１５１に格納され
たデータはクリッパ回路１５２を介してレジスタ（Ｓ
Ｒ）１５３に移されるとともに、その後、レジスタ（Ｓ
Ｒ）１５３から内部バス１３６を介してラッチデータＷ
（ＦＧＯ）としてワークメモリ（Ｗ）１３４に格納され
る（同じくステップＳ５０１）。これにより、図１２の
ラッチＷ（ＦＧＯ）８７が当初、定数Ｗ（ＺＲＯ）をラ
ッチする処理と等価な機能が実現される。

【０１８８】次いで、ワークメモリ（Ｗ）１３４からス
レショルドレベルＷ（ＴＨＯ）が読み出されてレジスタ
（Ａ１）１４４に格納されるとともに（ステップＳ５０
２）、ワークメモリ（Ｗ）１３４から前述のクリップ波
形Ｗ（ＣＰＯ）が読み出されてレジスタ（Ａ０）１４３
に格納される（ステップＳ５０３）。

【０１８９】その後、レジスタ（Ａ１）１４４に格納さ
れたスレショルドレベルＷ（ＴＨＯ）と、レジスタ（Ａ
０）１４３に格納されたクリップ波形Ｗ（ＣＰＯ）とが
それぞれゲート１４９およびゲート１４８を介して加減
算器１４６に供給され、スレショルドレベルＷ（ＴＨ
Ｏ）からクリップ波形Ｗ（ＣＰＯ）を減算する処理が行
われ、その演算結果がレジスタ（ＡＲ）１５１に格納さ
れる（ステップＳ５０４）。これにより、図１２の減算
器８１の機能と等価な処理が実現される。

【０１９０】そのあと、レジスタ（ＡＲ）１５１に格納
された演算結果のうち、符号を表す最上位のビットＦ
（ＡＲ）は１ビットだけレジスタ（ＳＦ０）１５４に移
され、ここでデジタル値である演算結果データの符号が
検出される（ステップＳ５０５）これにより、図１２の
符号検出器８２の機能と等価な処理が実現される。

【０１９１】また、ワークメモリ（Ｗ）１３４からスレ
ショルドレベルＷ（ＴＨＯ）が読み出されてレジスタ
（Ａ１）１４４に格納されるとともに（ステップＳ５０
６）、ワークメモリ（Ｗ）１３４から前クリップ波形Ｗ
（ＩＮＱ）が読み出されてレジスタ（Ａ０）１４３に格
納される（ステップＳ５０７）。これにより、図１２の
遅延器８５の機能と等価な処理が実現される。

【０１９２】その後、レジスタ（Ａ１）１４４に格納さ
れたスレショルドレベルＷ（ＴＨＯ）と、レジスタ（Ａ
０）１４３に格納された前クリップ波形Ｗ（ＩＮＱ）と
がそれぞれゲート１４９およびゲート１４８を介して加
減算器１４６に供給され、スレショルドレベルＷ（ＴＨ
Ｏ）から前クリップ波形Ｗ（ＩＮＱ）を減算する処理が
行われ、その演算結果がレジスタ（ＡＲ）１５１に格納
される（ステップＳ５０８）。

【０１９３】これにより、図１２の減算器８４の機能と
等価な処理が実現される。また、係数メモリ（Ｐ）１３
３から定数Ｗ（ＯＮＥ）が読み出されてレジスタ（Ａ
０）１４３に格納される（同じくステップＳ５０８）。

【０１９４】そのあと、前述のレジスタ（ＳＦ０）１５
４に格納された符号ビット（ＳＦ０）はレジスタ（ＳＦ
１）１５５に移されるとともに、レジスタ（ＡＲ）１５
１に格納された演算結果のうち、符号を表す１ビットの
最上位ビットＦ（ＡＲ）がレジスタ（ＳＦ０）１５４に
格納される（ステップＳ５０９）。

【０１９５】また、レジスタ（Ａ０）１４３に格納され
た定数Ｗ（ＯＮＥ）が加減算器１４６をスルーしてレジ
スタ（ＡＲ）１５１に格納される（同じくステップＳ５
０９）。このようにしてデータは順次、レジスタ間を移
動する。これにより、図１２の符号検出器８６の機能と
等価な処理が実現される。

【０１９６】次いで、レジスタ（ＡＲ）１５１に格納さ
れた定数Ｗ（ＯＮＥ）がクリッパ回路１５２を通過して
レジスタ（ＳＲ）１５３に移される（ステップＳ５１
０）。したがって、レジスタ（ＳＲ）１５３には定数Ｗ
（ＯＮＥ）＝１がラッチされる。

【０１９７】次いで、レジスタ（ＳＦ１）１５５に格納
された符号ビット（ＳＦ１）と、レジスタ（ＳＦ０）１
５４に格納された符号ビット（ＳＦ０）とが比較器１５
６で比較される（ステップＳ５１１）。これにより、図
１２の不一致検出器８３の機能と等価な処理が実現され
る。

【０１９８】比較の結果、各符号が一致していなければ
（不一致のとき：ＮＯのとき）、入力されるクリップ波
形Ｗ（ＣＰＯ）の変化方向が前回と異なって不一致の時
点でスレショルドレベルＷ（ＴＨＯ）を横切ったと判断
されて、レジスタ（ＳＲ）１５３にラッチされている定
数Ｗ（ＯＮＥ）＝１がワークメモリ（Ｗ）１３４の所定
アドレスに格納される（ステップＳ５１２）。これによ
り、図１２のラッチＷ（ＦＧ０）８７に定数Ｗ（ＯＮ
Ｅ）＝１がラッチされる機能と等価な処理が実現され
る。

【０１９９】一方、比較の結果、各符号が一致していれ
ば（一致のとき：ＹＥＳのとき）、入力されるクリップ
波形Ｗ（ＣＰＯ）が同一の方向に変化しており、スレシ
ョルドレベルＷ（ＴＨＯ）を横切っていないと判断され
てレジスタ（ＳＲ）１５３にラッチされている定数Ｗ
（ＯＮＥ）＝１をワークメモリ（Ｗ）１３４に格納する
という処理が行われず、次のサンプルタイミングにおけ
るクリップ波形Ｗ（ＣＰＯ）がレジスタ（Ａ１）１４４
に格納される（ステップＳ５１３）。これにより、次の
サンプルタイミングに対応する処理に移行する機能が実
現される。

【０２００】次いで、ワークメモリ（Ｗ）１３４からス
レショルドレベルＷ（ＴＨＯ）が読み出されてレジスタ
（Ａ０）１４３に格納される（ステップＳ５１４）。そ
の後、レジスタ（Ａ１）１４４に格納されたクリップ波
形Ｗ（ＣＰＯ）と、レジスタ（Ａ０）１４３に格納され
たスレショルドレベルＷ（ＴＨＯ）とがそれぞれゲート
１４８およびゲート１４９を介して加減算器１４６に供
給され、クリップ波形Ｗ（ＣＰＯ）からスレショルドレ
ベルＷ（ＴＨＯ）を減算する処理が行われ、その演算結
果がレジスタ（ＡＲ）１５１に格納される（ステップＳ
５１５）。これにより、図１２の減算器８９の機能と等
価な処理が実現される。

【０２０１】また、係数メモリ（Ｐ）１３３から定数Ｗ
（ＯＮＥ）が読み出されてレジスタ（Ａ０）１４３に格
納される（同じくステップＳ５１５）。同様に、係数メ
モリ（Ｐ）１３３から定数Ｗ（ＯＮＥ）が読み出されて
レジスタ（Ａ１）１４４にも格納される（ステップＳ５
１６）。

【０２０２】さらに、レジスタ（ＡＲ）１５１に格納さ
れた演算結果のうち、符号を表す１ビットの最上位ビッ
トＦ（ＡＲ）がレジスタ（ＳＦ０）１５４に格納されて
符号が検出される（ステップＳ５１６）。これにより、
図１２の符号検出器９０の機能と等価な処理が実現され
る。

【０２０３】次いで、レジスタ（ＳＦ０）１５４に格納
された符号を表す最上位ビットＳＦ０がＳＦ０＝１であ
るか否かが判別され（ステップＳ５１７）、ＳＦ０＝１
のときは符号が負であると判断されてレジスタ（Ａ１）
１４４に格納された定数Ｗ（ＯＮＥ）と、レジスタ（Ａ
０）１４３に格納された定数Ｗ（ＯＮＥ）とがそれぞれ
ゲート１４９およびゲート１４８を介して加減算器１４
６に供給され、定数Ｗ（ＯＮＥ）から定数Ｗ（ＯＮＥ）
を減算する処理が行われ、その演算結果がレジスタ（Ａ
Ｒ）１５１に格納される（ステップＳ５１８）。

【０２０４】また、レジスタ（ＡＲ）１５１に格納され
た演算結果はクリッパ回路１５２を通過してレジスタ
（ＳＲ）１５３に移され、その後、レジスタ（ＳＲ）１
５３にラッチされた演算結果がワークメモリ（Ｗ）１３
４の所定アドレスに格納される（同じくステップＳ５１
８）。これにより、図１２のラッチＷ（ＦＧ１）９１に
定数Ｗ（ＦＧ１）＝０がラッチされる機能と等価な処理
が実現される。

【０２０５】一方、レジスタ（ＳＦ０）１５４に格納さ
れた符号を表す最上位ビットＳＦ０がＳＦ０≠１のとき
は、符号が正であると判断されてレジスタ（Ａ１）１４
４に格納された定数Ｗ（ＯＮＥ）と、レジスタ（Ａ０）
１４３に格納された定数Ｗ（ＯＮＥ）とがそれぞれゲー
ト１４９およびゲート１４８を介して加減算器１４６に
供給され、定数Ｗ（ＯＮＥ）と定数Ｗ（ＯＮＥ）とを加
算する処理が行われ、その演算結果がレジスタ（ＡＲ）
１５１に格納される（ステップＳ５１９）。

【０２０６】また、レジスタ（ＡＲ）１５１に格納され
た演算結果はクリッパ回路１５２を通過してレジスタ
（ＳＲ）１５３に移され、その後、レジスタ（ＳＲ）１
５３にラッチされた演算結果がワークメモリ（Ｗ）１３
４の所定アドレスに格納される（同じくステップＳ５１
９）。これにより、図１２のラッチＷ（ＦＧ１）９１に
定数Ｗ（ＦＧ１）＝２がラッチされる機能と等価な処理
が実現される。

【０２０７】次いで、ワークメモリ（Ｗ）１３４からラ
ッチＷ（ＦＧ０）８７にラッチされた定数Ｗ（ＦＧ０）
に相当するデータが読み出されてレジスタ（Ａ１）１４
４に格納される（ステップＳ５２０）。

【０２０８】また、ワークメモリ（Ｗ）１３４からラッ
チＷ（ＦＧ１）１９にラッチされた定数Ｗ（ＦＧ１）に
相当するデータが読み出されてレジスタ（Ａ０）１４３
に格納される（ステップＳ５２１）。

【０２０９】その後、レジスタ（Ａ１）１４４に格納さ
れたデータＷ（ＦＧ０）と、レジスタ（Ａ０）１４３に
格納されたデータＷ（ＦＧ１）とがそれぞれゲート１４
９およびゲート１４８を介して加減算器１４６に供給さ
れ、データＷ（ＦＧ０）およびデータＷ（ＦＧ１）を加
算する処理が行われ、その演算結果がレジスタ（ＡＲ）
１５１に格納される（ステップＳ５２２）。これによ
り、図１２の加算器８８の機能と等価な処理が実現され
る。

【０２１０】次いで、レジスタ（ＡＲ）１５１に格納さ
れた演算結果はクリッパ回路１５２を通過してレジスタ
（ＳＲ）１５３に移され（ステップＳ５２２）、その
後、レジスタ（ＳＲ）１５３にラッチされた演算結果が
ワークメモリ（Ｗ）１３４の所定アドレスに演算結果Ｗ
（ＦＧ３）として格納される（同じくステップＳ５２
４）。これにより、図１２の加算器８８の演算結果Ｗ
（ＦＧ３）がラッチされる機能と等価な処理が実現され
る。

【０２１１】次いで、ワークメモリ（Ｗ）１３４に格納
されているクリップ波形Ｗ（ＣＰＯ）が読み出されてレ
ジスタ（Ａ０）１４３に移される（ステップＳ５２
５）。

【０２１２】ここで、以後のＣＰＯ分周処理（ステップ
Ｓ２０３）の詳細は図２２に移る。図２２において、レ
ジスタ（Ａ０）１４３に格納されたクリップ波形Ｗ（Ｃ
ＰＯ）が加減算器１４６をスルーしてレジスタ（ＡＲ）
１５１に転送される（ステップＳ５２６）。また、レジ
スタ（ＡＲ）１５１に格納されたクリップ波形Ｗ（ＣＰ
Ｏ）がクリッパ回路１５２を通過してレジスタ（ＳＲ）
１５３にセットされる（ステップＳ５２７）。

【０２１３】その後、レジスタ（ＳＲ）１５３にセット
されたクリップ波形Ｗ（ＣＰＯ）が前クリップ波形Ｗ
（ＩＮＱ）としてワークメモリ（Ｗ）１３４に格納され
る（ステップＳ５２８）。これにより、図１２の遅延器
８５に前回のクリップ波形Ｗ（ＩＮＱ）がセットされて
出力される機能と等価な処理が実現される。

【０２１４】次いで、ワークメモリ（Ｗ）１３４から波
形状態値Ｗ（ＦＧ３）が読み出されてレジスタ（Ａ１）
１４４に格納される（ステップＳ５２９）。また、係数
メモリ（Ｐ）１３３から定数Ｗ（ＳＡＮ）＝３が読み出
されてレジスタ（Ａ０）１４３に格納される（ステップ
Ｓ５３０）。

【０２１５】その後、レジスタ（Ａ１）１４４に格納さ
れた波形状態値Ｗ（ＦＧ３）と、レジスタ（Ａ０）１４
３に格納された定数Ｗ（ＳＡＮ）とがそれぞれゲート１
４９およびゲート１４８を介して加減算器１４６に供給
され、波形状態値Ｗ（ＦＧ３）から定数Ｗ（ＳＡＮ）を
減算する処理が行われ、その演算結果がレジスタ（Ａ
Ｒ）１５１に格納される（ステップＳ５３１）。これに
より、図１２の減算器９２の機能と等価な処理が実現さ
れる。

【０２１６】そのあと、レジスタ（ＡＲ）１５１に格納
された演算結果のうち、符号を表す最上位のビットＦ
（ＡＲ）が１ビットだけレジスタ（ＳＦ０）１５４に移
され、ここでデジタル値である演算結果データの符号が
検出される（ステップＳ５３２）。これにより、図１２
の符号検出器９４の機能と等価な処理が実現される。

【０２１７】また、ワークメモリ（Ｗ）１３４から波形
状態値Ｗ（ＦＧ３）が読み出されてレジスタ（Ａ１）１
４４に格納される（ステップＳ５３３）。続いて、係数
メモリ（Ｐ）１３３から定数Ｗ（ＹＯＮ）＝４が読み出
されてレジスタ（Ａ０）１４３に格納される（ステップ
Ｓ５３４）。

【０２１８】その後、レジスタ（Ａ１）１４４に格納さ
れた波形状態値Ｗ（ＦＧ３）と、レジスタ（Ａ０）１４
３に格納された定数Ｗ（ＹＯＮ）とがそれぞれゲート１
４９およびゲート１４８を介して加減算器１４６に供給
され、波形状態値Ｗ（ＦＧ３）から定数Ｗ（ＹＯＮ）を
減算する処理が行われ、その演算結果がレジスタ（Ａ
Ｒ）１５１に格納される（ステップＳ５３５）。これに
より、図１２の減算器９３の機能と等価な処理が実現さ
れる。

【０２１９】また、ワークメモリ（Ｗ）１３４から反転
値Ｗ（ＩＮＶ）が読み出されてレジスタ（Ａ０１）１４
３に格納される（同じくステップＳ５３５）。

【０２２０】次いで、レジスタ（Ａ０１）１４３に格納
された反転値Ｗ（ＩＮＶ）がゲート１４８および加減算
器１４６をスルーしてレジスタ（ＡＲ）１５１にセット
される。また、前述のレジスタ（ＳＦ０）１５４に格納
された符号ビット（ＳＦ０）がレジスタ（ＳＦ１）１５
５に移されるとともに、レジスタ（ＡＲ）１５１にセッ
トされた反転値Ｗ（ＩＮＶ）のうち、符号を表す最上位
ビットＦ（ＡＲ）がレジスタ（ＳＦ０）１５４に格納さ
れる（ステップＳ５３６）。

【０２２１】このようにしてデータが順次、レジスタ間
を移動する。これにより、図１２の符号検出器９６の機
能と等価な処理が実現される。

【０２２２】次いで、レジスタ（ＡＲ）１５１にセット
された反転値Ｗ（ＩＮＶ）がクリッパ回路１５２を通過
してレジスタ（ＳＲ）１５３に移される（ステップＳ５
３７）。したがって、レジスタ（ＳＲ）１５３には反転
値Ｗ（ＩＮＶ）がラッチされる。

【０２２３】次いで、レジスタ（ＳＦ１）１５５に格納
された符号ビット（ＳＦ１）と、レジスタ（ＳＦ０）１
５４に格納された符号ビット（ＳＦ０）とが比較器１５
６で比較される（ステップＳ５３８）。これにより、図
１２の不一致検出器９５の機能と等価な処理が実現され
る。

【０２２４】比較の結果、各符号が一致していなければ
（不一致のとき：ＮＯのとき）、入力されるクリップ波
形Ｗ（ＣＰＯ）の変化方向が前回と異なって不一致の時
点でスレショルドレベルＷ（ＴＨＯ）を横切ったと判断
されて、レジスタ（ＳＲ）１５３にラッチされている反
転値Ｗ（ＩＮＶ）がワークメモリ（Ｗ）１３４の所定ア
ドレスに１／２の分周波形Ｗ（ＯＴＯ）として格納され
る（ステップＳ５３９）。これにより、図１２のラッチ
Ｗ（ＯＴＯ）９７に分周波形Ｗ（ＯＴＯ）がラッチされ
る機能と等価な処理が実現される。

【０２２５】一方、比較の結果、各符号が一致していれ
ば（一致のとき：ＹＥＳのとき）、入力されるクリップ
波形Ｗ（ＣＰＯ）が同一の方向に変化しており、スレシ
ョルドレベルＷ（ＴＨＯ）を横切っていないと判断され
てレジスタ（ＳＲ）１５３にラッチされている反転値Ｗ
（ＩＮＶ）をワークメモリ（Ｗ）１３４に格納するとい
う処理が行われず、次のサンプルタイミングにおける分
周波形Ｗ（ＯＴＯ）がレジスタ（Ｍ１）１４２に格納さ
れる（ステップＳ５４０）。これにより、次のサンプル
タイミングに対応する処理に移行する機能が実現され
る。

【０２２６】次いで、係数メモリ（Ｐ）１３３から負の
符号を有する符号反転係数Ｐ（ＭＩＮ）が読み出されて
レジスタ（Ｍ０）１４１に格納される（ステップＳ５４
１）。その後、レジスタ（Ｍ０）１４１に格納された符
号反転係数Ｐ（ＭＩＮ）が乗算器１４５に供給されると
ともに、レジスタ（Ｍ１）１４２に格納された分周波形
Ｗ（ＯＴＯ）がゲート１４７を介して乗算器１４５に供
給され、両者の乗算が行われれ、その演算結果がレジス
タ（ＭＲ）１５０に格納される（ステップＳ５４２）。
これにより、図１２の乗算器９９の機能と等価な処理が
実現される。

【０２２７】次いで、レジスタ（ＭＲ）１５０に格納さ
れたデータがゲート１４８および加減算器１４６をスル
ーしてレジスタ（ＡＲ）１５１にセットされる。その
後、レジスタ（ＡＲ）１５１にセットされたデータがク
リッパ回路１５２によって２倍され、レジスタ（ＳＲ）
１５３に移される（ステップＳ５４４）。このとき、ク
リッパ回路１５２ではレジスタ（ＡＲ）１５１に格納さ
れたデータが１ビットずつ上位へシフトして２倍され
る。

【０２２８】このようにしてレジスタ（ＳＲ）１５３に
格納されたデータＳＲは、内部バス１３６を介して反転
値Ｗ（ＩＮＶ）として分周波形Ｗ（ＯＴＯ）と同じアド
レスでワークメモリ（Ｗ）１３４に格納される（ステッ
プＳ５４５）。これにより、図１２の乗算器９８の機能
と等価な処理が実現される。

【０２２９】次に、図２３、図２４はＯＴＯ分周処理
（ステップＳ２０４）の詳細を示すものである。図２３
において、まず定数Ｗ（ＺＲＯ）が係数メモリ（Ｐ）１
３３から読み出されてレジスタ（Ａ０）１４３に移さ
れ、さらにそのデータがゲート１４８を介した後、加減
算器１４６を通過（いわゆるスルー）してレジスタ（Ａ
Ｒ）１５１に格納される（ステップＳ６０１）。

【０２３０】また、レジスタ（ＡＲ）１５１に格納され
たデータはクリッパ回路１５２を介してレジスタ（Ｓ
Ｒ）１５３に移されるとともに、その後、レジスタ（Ｓ
Ｒ）１５３から内部バス１３６を介してラッチデータＷ
（ＦＧＯ）としてワークメモリ（Ｗ）１３４に格納され
る（同じくステップＳ６０１）。これにより、図１４の
ラッチＷ（ＦＧＯ）１０７が当初、定数Ｗ（ＺＲＯ）を
ラッチする処理と等価な機能が実現される。

【０２３１】次いで、ワークメモリ（Ｗ）１３４からス
レショルドレベルＷ（ＴＸＯ）が読み出されてレジスタ
（Ａ１）１４４に格納されるとともに（ステップＳ６０
２）、ワークメモリ（Ｗ）１３４から前述の１／２の分
周波形Ｗ（ＯＰＯ）が読み出されてレジスタ（Ａ０）１
４３に格納される（ステップＳ６０３）。

【０２３２】その後、レジスタ（Ａ１）１４４に格納さ
れたスレショルドレベルＷ（ＴＸＯ）と、レジスタ（Ａ
０）１４３に格納された分周波形Ｗ（ＯＰＯ）とがそれ
ぞれゲート１４９およびゲート１４８を介して加減算器
１４６に供給され、スレショルドレベルＷ（ＴＸＯ）か
ら分周波形Ｗ（ＯＰＯ）を減算する処理が行われ、その
演算結果がレジスタ（ＡＲ）１５１に格納される（ステ
ップＳ６０４）。これにより、図１４の減算器１０１の
機能と等価な処理が実現される。

【０２３３】そのあと、レジスタ（ＡＲ）１５１に格納
された演算結果のうち、符号を表す最上位のビットＦ
（ＡＲ）は１ビットだけレジスタ（ＳＦ０）１５４に移
され、ここでデジタル値である演算結果データの符号が
検出される（ステップＳ６０５）これにより、図１４の
符号検出器１０２の機能と等価な処理が実現される。

【０２３４】また、ワークメモリ（Ｗ）１３４からスレ
ショルドレベルＷ（ＴＸＯ）が読み出されてレジスタ
（Ａ１）１４４に格納されるとともに（ステップＳ６０
６）、ワークメモリ（Ｗ）１３４から前入力波形Ｗ（Ｉ
ＸＱ）が読み出されてレジスタ（Ａ０）１４３に格納さ
れる（ステップＳ６０７）。これにより、図１４の遅延
器１０５の機能と等価な処理が実現される。

【０２３５】その後、レジスタ（Ａ１）１４４に格納さ
れたスレショルドレベルＷ（ＴＸＯ）と、レジスタ（Ａ
０）１４３に格納された前入力波形Ｗ（ＩＸＱ）とがそ
れぞれゲート１４９およびゲート１４８を介して加減算
器１４６に供給され、スレショルドレベルＷ（ＴＸＯ）
から前入力波形Ｗ（ＩＸＱ）を減算する処理が行われ、
その演算結果がレジスタ（ＡＲ）１５１に格納される
（ステップＳ６０８）。

【０２３６】これにより、図１４の減算器１０４の機能
と等価な処理が実現される。また、係数メモリ（Ｐ）１
３３から定数Ｗ（ＯＮＥ）が読み出されてレジスタ（Ａ
０）１４３に格納される（同じくステップＳ６０８）。

【０２３７】そのあと、前述のレジスタ（ＳＦ０）１５
４に格納された符号ビット（ＳＦ０）がレジスタ（ＳＦ
１）１５５に移されるとともに、レジスタ（ＡＲ）１５
１に格納された演算結果のうち、符号を表す１ビットの
最上位ビットＦ（ＡＲ）がレジスタ（ＳＦ０）１５４に
格納される（ステップＳ６０９）。これにより、符号が
検出される。

【０２３８】また、レジスタ（Ａ０）１４３に格納され
た定数Ｗ（ＯＮＥ）が加減算器１４６をスルーしてレジ
スタ（ＡＲ）１５１に格納される（同じくステップＳ６
０９）。このようにしてデータは順次、レジスタ間を移
動する。これにより、図１４の符号検出器１０６の機能
と等価な処理が実現される。

【０２３９】次いで、レジスタ（ＡＲ）１５１に格納さ
れた定数Ｗ（ＯＮＥ）がクリッパ回路１５２を通過して
レジスタ（ＳＲ）１５３に移される（ステップＳ６１
０）。したがって、レジスタ（ＳＲ）１５３には定数Ｗ
（ＯＮＥ）＝１がラッチされる。

【０２４０】次いで、レジスタ（ＳＦ１）１５５に格納
された符号ビット（ＳＦ１）と、レジスタ（ＳＦ０）１
５４に格納された符号ビット（ＳＦ０）とが比較器１５
６で比較される（ステップＳ６１１）。これにより、図
１４の不一致検出器１０３の機能と等価な処理が実現さ
れる。

【０２４１】比較の結果、各符号が一致していなければ
（不一致のとき：ＮＯのとき）、入力される分周波形Ｗ
（ＯＴＯ）の変化方向が前回と異なって不一致の時点で
スレショルドレベルＷ（ＴＸＯ）を横切ったと判断され
て、レジスタ（ＳＲ）１５３にラッチされている定数Ｗ
（ＯＮＥ）＝１がワークメモリ（Ｗ）１３４の所定アド
レスに格納される（ステップＳ５１２）。これにより、
図１４のラッチＷ（ＦＧ０）１０７に定数Ｗ（ＯＮＥ）
＝１がラッチされる機能と等価な処理が実現される。

【０２４２】一方、比較の結果、各符号が一致していれ
ば（一致のとき：ＹＥＳのとき）、入力される分周波形
Ｗ（ＯＴＯ）が同一の方向に変化しており、スレショル
ドレベルＷ（ＴＸＯ）を横切っていないと判断されてレ
ジスタ（ＳＲ）１５３にラッチされている定数Ｗ（ＯＮ
Ｅ）＝１をワークメモリ（Ｗ）１３４に格納するという
処理が行われず、次のサンプルタイミングにおける分周
波形Ｗ（ＯＴＯ）がレジスタ（Ａ１）１４４に格納され
る（ステップＳ６１３）。これにより、次のサンプルタ
イミングに対応する処理に移行する機能が実現される。

【０２４３】次いで、ワークメモリ（Ｗ）１３４からス
レショルドレベルＷ（ＴＸＯ）が読み出されてレジスタ
（Ａ０）１４３に格納される（ステップＳ６１４）。そ
の後、レジスタ（Ａ１）１４４に格納された分周波形Ｗ
（ＯＴＯ）と、レジスタ（Ａ０）１４３に格納されたス
レショルドレベルＷ（ＴＸＯ）とがそれぞれゲート１４
８およびゲート１４９を介して加減算器１４６に供給さ
れ、分周波形Ｗ（ＯＴＯ）からスレショルドレベルＷ
（ＴＸＯ）を減算する処理が行われ、その演算結果がレ
ジスタ（ＡＲ）１５１に格納される（ステップＳ６１
５）。これにより、図１４の減算器１０９の機能と等価
な処理が実現される。

【０２４４】また、係数メモリ（Ｐ）１３３から定数Ｗ
（ＯＮＥ）が読み出されてレジスタ（Ａ０）１４３に格
納される（同じくステップＳ６１５）。同様に、係数メ
モリ（Ｐ）１３３から定数Ｗ（ＯＮＥ）が読み出されて
レジスタ（Ａ１）１４４にも格納される（ステップＳ６
１６）。

【０２４５】さらに、レジスタ（ＡＲ）１５１に格納さ
れた演算結果のうち、符号を表す１ビットの最上位ビッ
トＦ（ＡＲ）がレジスタ（ＳＦ０）１５４に格納されて
符号が検出される（ステップＳ６１６）。これにより、
図１４の符号検出器１１０の機能と等価な処理が実現さ
れる。

【０２４６】次いで、レジスタ（ＳＦ０）１５４に格納
された符号を表す最上位ビットＳＦ０がＳＦ０＝１であ
るか否かが判別され（ステップＳ６１７）、ＳＦ０＝１
のときは符号が負であると判断されてレジスタ（Ａ１）
１４４に格納された定数Ｗ（ＯＮＥ）と、レジスタ（Ａ
０）１４３に格納された定数Ｗ（ＯＮＥ）とがそれぞれ
ゲート１４９およびゲート１４８を介して加減算器１４
６に供給され、定数Ｗ（ＯＮＥ）から定数Ｗ（ＯＮＥ）
を減算する処理が行われ、その演算結果がレジスタ（Ａ
Ｒ）１５１に格納される（ステップＳ６１８）。

【０２４７】また、レジスタ（ＡＲ）１５１に格納され
た演算結果はクリッパ回路１５２を通過してレジスタ
（ＳＲ）１５３に移され、その後、レジスタ（ＳＲ）１
５３にラッチされた演算結果がワークメモリ（Ｗ）１３
４の所定アドレスに波形状態値Ｗ（ＦＸ１）＝０として
格納される（同じくステップＳ６１８）。これにより、
図１４の演算器（ＡＬＵ）１１１の機能と等価な処理が
実現される。

【０２４８】一方、レジスタ（ＳＦ０）１５４に格納さ
れた符号を表す最上位ビットＳＦ０がＳＦ０≠１のとき
は、符号が正であると判断されてレジスタ（Ａ１）１４
４に格納された定数Ｗ（ＯＮＥ）と、レジスタ（Ａ０）
１４３に格納された定数Ｗ（ＯＮＥ）とがそれぞれゲー
ト１４９およびゲート１４８を介して加減算器１４６に
供給され、定数Ｗ（ＯＮＥ）と定数Ｗ（ＯＮＥ）とを加
算する処理が行われ、その演算結果がレジスタ（ＡＲ）
１５１に格納される（ステップＳ６１９）。

【０２４９】また、レジスタ（ＡＲ）１５１に格納され
た演算結果はクリッパ回路１５２を通過してレジスタ
（ＳＲ）１５３に移され、その後、レジスタ（ＳＲ）１
５３にラッチされた演算結果がワークメモリ（Ｗ）１３
４の所定アドレスに波形状態値Ｗ（ＦＸ１）＝２として
格納される（同じくステップＳ６１９）。これにより、
図１４の演算器（ＡＬＵ）１１１の機能と等価な処理が
実現される。

【０２５０】次いで、ワークメモリ（Ｗ）１３４からラ
ッチＷ（ＦＸ０）１０７にラッチされた定数Ｗ（ＦＸ
０）に相当するデータが読み出されてレジスタ（Ａ１）
１４４に格納される（ステップＳ６２０）。

【０２５１】また、ワークメモリ（Ｗ）１３４から演算
器（ＡＬＵ）１１１の演算結果Ｗ（ＦＸ１）に相当する
データが読み出されてレジスタ（Ａ０）１４３に格納さ
れる（ステップＳ６２１）。

【０２５２】その後、レジスタ（Ａ１）１４４に格納さ
れたデータＷ（ＦＸ０）と、レジスタ（Ａ０）１４３に
格納されたデータＷ（ＦＸ１）とがそれぞれゲート１４
９およびゲート１４８を介して加減算器１４６に供給さ
れ、データＷ（ＦＸ０）およびデータＷ（ＦＸ１）を加
算する処理が行われ、その演算結果がレジスタ（ＡＲ）
１５１に格納される（ステップＳ６２２）。これによ
り、図１４の加算器１０８の機能と等価な処理が実現さ
れる。

【０２５３】次いで、レジスタ（ＡＲ）１５１に格納さ
れた演算結果はクリッパ回路１５２を通過してレジスタ
（ＳＲ）１５３に移され（ステップＳ６２３）、その
後、レジスタ（ＳＲ）１５３にラッチされた演算結果が
ワークメモリ（Ｗ）１３４の所定アドレスに演算結果の
波形状態値Ｗ（ＦＸ３）として格納される（ステップＳ
６２４）。

【０２５４】これにより、図１４の加算器１０８の演算
結果Ｗ（ＦＸ３）がラッチされる機能と等価な処理が実
現される。

【０２５５】次いで、ワークメモリ（Ｗ）１３４に格納
されている分周波形Ｗ（ＯＴＯ）が読み出されてレジス
タ（Ａ０）１４３に移される（ステップＳ６２５）。

【０２５６】ここで、以後のＯＴＯ分周処理（ステップ
Ｓ２０３）の詳細は図２４に移る。図２４において、レ
ジスタ（Ａ０）１４３に格納された分周波形Ｗ（ＯＴ
Ｏ）が加減算器１４６をスルーしてレジスタ（ＡＲ）１
５１に転送される（ステップＳ６２６）。また、レジス
タ（ＡＲ）１５１に格納された分周波形Ｗ（ＯＴＯ）が
クリッパ回路１５２を通過してレジスタ（ＳＲ）１５３
にセットされる（ステップＳ６２７）。

【０２５７】その後、レジスタ（ＳＲ）１５３にセット
された分周波形Ｗ（ＯＴＯ）が前入力波形Ｗ（ＩＸＱ）
としてワークメモリ（Ｗ）１３４に格納される（ステッ
プＳ６２８）。これにより、図１４の遅延器１０５に前
回の入力波形Ｗ（ＩＸＱ）がセットされて出力される機
能と等価な処理が実現される。

【０２５８】次いで、ワークメモリ（Ｗ）１３４から波
形状態値Ｗ（ＦＸ３）が読み出されてレジスタ（Ａ１）
１４４に格納される（ステップＳ６２９）。また、係数
メモリ（Ｐ）１３３から定数Ｗ（ＳＡＮ）＝３が読み出
されてレジスタ（Ａ０）１４３に格納される（ステップ
Ｓ６３０）。

【０２５９】その後、レジスタ（Ａ１）１４４に格納さ
れた波形状態値Ｗ（ＦＸ３）と、レジスタ（Ａ０）１４
３に格納された定数Ｗ（ＳＡＮ）とがそれぞれゲート１
４９およびゲート１４８を介して加減算器１４６に供給
され、波形状態値Ｗ（ＦＸ３）から定数Ｗ（ＳＡＮ）を
減算する処理が行われ、その演算結果がレジスタ（Ａ
Ｒ）１５１に格納される（ステップＳ６３１）。これに
より、図１４の減算器１１２の機能と等価な処理が実現
される。

【０２６０】そのあと、レジスタ（ＡＲ）１５１に格納
された演算結果のうち、符号を表す最上位のビットＦ
（ＡＲ）が１ビットだけレジスタ（ＳＦ０）１５４に移
され、ここでデジタル値である演算結果データの符号が
検出される（ステップＳ６３２）。これにより、図１４
の符号検出器１１４の機能と等価な処理が実現される。

【０２６１】また、ワークメモリ（Ｗ）１３４から波形
状態値Ｗ（ＦＸ３）が読み出されてレジスタ（Ａ１）１
４４に格納される（ステップＳ６３３）。続いて、係数
メモリ（Ｐ）１３３から定数Ｗ（ＹＯＮ）＝４が読み出
されてレジスタ（Ａ０）１４３に格納される（ステップ
Ｓ６３４）。

【０２６２】その後、レジスタ（Ａ１）１４４に格納さ
れた波形状態値Ｗ（ＦＸ３）と、レジスタ（Ａ０）１４
３に格納された定数Ｗ（ＹＯＮ）とがそれぞれゲート１
４９およびゲート１４８を介して加減算器１４６に供給
され、波形状態値Ｗ（ＦＸ３）から定数Ｗ（ＹＯＮ）を
減算する処理が行われ、その演算結果がレジスタ（Ａ
Ｒ）１５１に格納される（ステップＳ６３５）。これに
より、図１４の減算器１１３の機能と等価な処理が実現
される。

【０２６３】また、ワークメモリ（Ｗ）１３４から反転
値Ｗ（ＩＸＶ）が読み出されてレジスタ（Ａ０１）１４
３に格納される（同じくステップＳ６３５）。

【０２６４】次いで、レジスタ（Ａ０１）１４３に格納
された反転値Ｗ（ＩＸＶ）がゲート１４８および加減算
器１４６をスルーしてレジスタ（ＡＲ）１５１にセット
される。また、前述のレジスタ（ＳＦ０）１５４に格納
された符号ビット（ＳＦ０）がレジスタ（ＳＦ１）１５
５に移されるとともに、レジスタ（ＡＲ）１５１にセッ
トされた反転値Ｗ（ＩＸＶ）のうち、符号を表す最上位
ビットＦ（ＡＲ）がレジスタ（ＳＦ０）１５４に格納さ
れる（ステップＳ６３６）。

【０２６５】このようにしてデータが順次、レジスタ間
を移動する。これにより、図１４の符号検出器１１６の
機能と等価な処理が実現される。

【０２６６】次いで、レジスタ（ＡＲ）１５１にセット
された反転値Ｗ（ＩＸＶ）がクリッパ回路１５２を通過
してレジスタ（ＳＲ）１５３に移される（ステップＳ６
３７）。したがって、レジスタ（ＳＲ）１５３には反転
値Ｗ（ＩＸＶ）がラッチされる。

【０２６７】次いで、レジスタ（ＳＦ１）１５５に格納
された符号ビット（ＳＦ１）と、レジスタ（ＳＦ０）１
５４に格納された符号ビット（ＳＦ０）とが比較器１５
６で比較される（ステップＳ６３８）。これにより、図
１４の不一致検出器１１５の機能と等価な処理が実現さ
れる。

【０２６８】比較の結果、各符号が一致していなければ
（不一致のとき：ＮＯのとき）、入力される分周波形Ｗ
（ＯＴＯ）の変化方向が前回と異なって不一致の時点で
スレショルドレベルＷ（ＴＸＯ）を横切ったと判断され
て、レジスタ（ＳＲ）１５３にラッチされている反転値
Ｗ（ＩＸＶ）がワークメモリ（Ｗ）１３４の所定アドレ
スに１／４の分周波形Ｗ（ＯＴ１）として格納される
（ステップＳ６３９）。

【０２６９】これにより、図１４のラッチＷ（ＯＴ１）
１１７に１／４の分周波形Ｗ（ＯＴ１）がラッチされる
機能と等価な処理が実現される。

【０２７０】一方、比較の結果、各符号が一致していれ
ば（一致のとき：ＹＥＳのとき）、入力される分周波形
Ｗ（ＯＴＯ）が同一の方向に変化しており、スレショル
ドレベルＷ（ＴＸＯ）を横切っていないと判断されてレ
ジスタ（ＳＲ）１５３にラッチされている反転値Ｗ（Ｉ
ＸＶ）をワークメモリ（Ｗ）１３４に格納するという処
理が行われず、次のサンプルタイミングにおける分周波
形Ｗ（ＯＴ１）がレジスタ（Ｍ１）１４２に格納される
（ステップＳ６４０）。これにより、次のサンプルタイ
ミングに対応する処理に移行する機能が実現される。

【０２７１】次いで、係数メモリ（Ｐ）１３３から負の
符号を有する符号反転係数Ｐ（ＭＩＮ）が読み出されて
レジスタ（Ｍ０）１４１に格納される（ステップＳ６４
１）。その後、レジスタ（Ｍ０）１４１に格納された符
号反転係数Ｐ（ＭＩＮ）が乗算器１４５に供給されると
ともに、レジスタ（Ｍ１）１４２に格納された分周波形
Ｗ（ＯＴ１）がゲート１４７を介して乗算器１４５に供
給され、両者の乗算が行われれ、その演算結果がレジス
タ（ＭＲ）１５０に格納される（ステップＳ６４２）。
これにより、図１４の乗算器１１９の機能と等価な処理
が実現される。

【０２７２】次いで、レジスタ（ＭＲ）１５０に格納さ
れたデータがゲート１４８および加減算器１４６をスル
ーしてレジスタ（ＡＲ）１５１にセットされる（ステッ
プＳ６４３）。その後、レジスタ（ＡＲ）１５１にセッ
トされたデータがクリッパ回路１５２によって２倍さ
れ、レジスタ（ＳＲ）１５３に移される（ステップＳ６
４４）。このとき、クリッパ回路１５２ではレジスタ
（ＡＲ）１５１に格納されたデータが１ビットずつ上位
へシフトして２倍される。

【０２７３】このようにしてレジスタ（ＳＲ）１５３に
格納されたデータＳＲは、内部バス１３６を介して反転
値Ｗ（ＩＸＶ）として分周波形Ｗ（ＯＴ１）と同じアド
レスでワークメモリ（Ｗ）１３４に格納される（ステッ
プＳ６４５）。これにより、図１４の乗算器１１８の機
能と等価な処理が実現される。

【０２７４】次に、図２５は２乗処理（Ａ）（ステップ
Ｓ２０５）の詳細を示すものである。図２５において、
入力レジスタ（ＰＩ）１３５に格納された原音に対応す
る入力波形Ｗ（ＩＮＰ）がレジスタ（Ｍ１）１４２にセ
ットされるとともに（ステップＳ７０１）、レジスタ
（Ｍ０）１４１にもセットされる（ステップＳ７０
２）。

【０２７５】次いで、レジスタ（Ｍ１）１４２にセット
された入力波形Ｗ（ＩＮＰ）がゲート１４７を介して乗
算器１４５に供給されるとともに、レジスタ（Ｍ０）１
４１にもセットされた入力波形Ｗ（ＩＮＰ）が乗算器１
４５に供給される。そして、両者が乗算器１４５におい
て乗算され、その演算結果がレジスタ（ＭＲ）１５０に
格納される（ステップＳ７０３）。

【０２７６】そのあと、レジスタ（ＭＲ）１５０に格納
された演算結果がゲート１４８および加減算器１４６を
スルーしてレジスタ（ＡＲ）１５１にセットされる（ス
テップＳ７０４）。その後、レジスタ（ＡＲ）１５１に
セットされたデータがクリッパ回路１５２を通過してレ
ジスタ（ＳＲ）１５３に移される（ステップＳ７０
５）。このとき、クリッパ回路１５２ではレジスタ（Ａ
Ｒ）１５１に格納されたデータのオーバフロー（桁あふ
れ）が防止される。

【０２７７】このようにしてレジスタ（ＳＲ）１５３に
格納されたデータは、内部バス１３６を介して２乗波形
Ｗ（ＭＬ０）としてワークメモリ（Ｗ）１３４に格納さ
れる（ステップＳ７０６）。これにより、図５の乗算器
３１の機能と等価な処理が実現される。

【０２７８】次に、図２６はオフセット加算２倍処理
（Ａ）（ステップＳ２０６）の詳細を示すものである。
図２６において、まず上述の２乗波形Ｗ（ＭＬ０）がワ
ークメモリ（Ｗ）１３４から読み出されてレジスタ（Ａ
１）１４４にセットされるとともに（ステップＳ８０
１）、係数メモリ（Ｐ）１３３から負の値を有する所定
のオフセット値Ｗ（ＨＦ１）が読み出されてレジスタ
（Ａ０）１４３にセットされる（ステップＳ８０２）。

【０２７９】次いで、レジスタ（Ａ０）１４３およびレ
ジスタ（Ａ１）１４４に格納された各データ、すなわち
２乗波形Ｗ（ＭＬ０）およびオフセット値Ｗ（ＨＦ１）
がそれぞれゲート１４８およびゲート１４９を介して加
減算器１４６に供給されて加算され、その演算結果がレ
ジスタ（ＡＲ）１５１に格納される（ステップＳ８０
３）。これにより、図５の加算器３２の機能と等価な処
理が実現される。

【０２８０】そのあと、レジスタ（ＡＲ）１５１に格納
された演算結果がクリッパ回路１５２によって２倍さ
れ、レジスタ（ＳＲ）１５３に移される（ステップＳ８
０４）。これは、クリッパ回路１５２においてレジスタ
（ＡＲ）１５１に格納された演算結果を１ビットずつ上
位へシフトさせることによって２倍するという処理で実
現される。これにより、図５の乗算器３３の機能と等価
な処理が実現される。

【０２８１】このようにしてレジスタ（ＳＲ）１５３に
格納された演算結果ＳＲは、内部バス１３６を介して２
倍波形Ｗ（ＭＬ２）としてワークメモリ（Ｗ）１３４に
格納される（ステップＳ８０５）。

【０２８２】次に、図２７はクリップ処理（Ｂ）（ステ
ップＳ２０７）の詳細を示すものである。図２７におい
て、まず上述の２倍波形Ｗ（ＭＬ２）がワークメモリ
（Ｗ）１３４から読み出されてレジスタ（Ａ０）１４３
にセットされるとともに、レジスタ（Ａ１）１４４にも
セットされる（ステップＳ９０１）。

【０２８３】次いで、各レジスタ（Ａ０）１４３および
レジスタ（Ａ１）１４４に格納された２倍波形Ｗ（ＭＬ
２）がそれぞれゲート１４８およびゲート１４９を介し
て加減算器１４６に供給されて加算され、その演算結果
がレジスタ（ＡＲ）１５１に格納される（ステップＳ９
０２）。これにより、図６の加算器４１の機能と等価な
処理が実現される。

【０２８４】そのあと、レジスタ（ＡＲ）１５１に格納
された演算結果はクリッパ回路１５２によって２倍さ
れ、レジスタ（ＳＲ）１５３に移される（ステップＳ９
０３）。これは、クリッパ回路１５２においてレジスタ
（ＡＲ）１５１に格納された演算結果を１ビットずつ上
位へシフトさせることによって２倍するという処理で実
現される。これにより、図６の乗算器４２の機能と等価
な処理が実現される。

【０２８５】次いで、レジスタ（ＳＲ）１５３に格納さ
れた演算結果はゲート１３９を介してレジスタ（Ａ０）
１４３に移されるとともに、同じくゲート１４０を介し
てレジスタ（Ａ１）１４４に移される（ステップＳ９０
４）。

【０２８６】次いで、レジスタ（Ａ０）１４３およびレ
ジスタ（Ａ１）１４４に格納されたレジスタ（ＳＲ）１
５３からの同一データは、それぞれゲート１４８および
ゲート１４９を介して加減算器１４６に供給されて加算
され、その演算結果がレジスタ（ＡＲ）１５１に格納さ
れる（ステップＳ９０５）。これにより、図６の加算器
４３の機能と等価な処理が実現される。

【０２８７】そのあと、レジスタ（ＡＲ）１５１に格納
された演算結果は、同様にクリッパ回路１５２によって
２倍され、レジスタ（ＳＲ）１５３に移される（ステッ
プＳ９０６）。このとき、クリッパ回路１５２ではレジ
スタ（ＡＲ）１５１に格納された演算結果が１ビットず
つ上位へシフトして２倍される。これにより、図６の乗
算器４４の機能と等価な処理が実現される。

【０２８８】次いで、レジスタ（ＳＲ）１５３に格納さ
れた演算結果はゲート１３９を介してレジスタ（Ａ０）
１４３に移されるとともに、同じくゲート１４０を介し
てレジスタ（Ａ１）１４４に移される（ステップＳ９０
７）。

【０２８９】次いで、レジスタ（Ａ０）１４３およびレ
ジスタ（Ａ１）１４４に格納されたレジスタ（ＳＲ）１
５３からの同一データは、それぞれゲート１４８および
ゲート１４９を介して加減算器１４６に供給されて加算
され、その演算結果がレジスタ（ＡＲ）１５１に格納さ
れる（ステップＳ９０８）。これにより、図６の加算器
４５の機能と等価な処理が実現される。

【０２９０】そのあと、レジスタ（ＡＲ）１５１に格納
された演算結果は、同様にクリッパ回路１５２によって
２倍され、レジスタ（ＳＲ）１５３に移される（ステッ
プＳ９０９）。このとき、クリッパ回路１５２ではレジ
スタ（ＡＲ）１５１に格納された演算結果が１ビットず
つ上位へシフトして２倍される。これにより、図６の乗
算器４６の機能と等価な処理が実現される。

【０２９１】次いで、レジスタ（ＳＲ）１５３に格納さ
れた演算結果はゲート１３９を介してレジスタ（Ａ０）
１４３に移されるとともに、同じくゲート１４０を介し
てレジスタ（Ａ１）１４４に移される（ステップＳ９１
０）。

【０２９２】以下、同様の処理があと２回継続して行わ
れる。すなわち、レジスタ（Ａ０）１４３およびレジス
タ（Ａ１）１４４に格納されたレジスタ（ＳＲ）１５３
からの同一データは、それぞれゲート１４８およびゲー
ト１４９を介して加減算器１４６に供給されて加算さ
れ、その演算結果がレジスタ（ＡＲ）１５１に格納され
る（ステップＳ９１１）。これにより、図６の加算器４
７の機能と等価な処理が実現される。

【０２９３】そのあと、レジスタ（ＡＲ）１５１に格納
された演算結果は、同様にクリッパ回路１５２によって
２倍され、レジスタ（ＳＲ）１５３に移される（ステッ
プＳ９１２）。このとき、クリッパ回路１５２ではレジ
スタ（ＡＲ）１５１に格納された演算結果が１ビットず
つ上位へシフトして２倍される。これにより、図６の乗
算器４８の機能と等価な処理が実現される。

【０２９４】次いで、レジスタ（ＳＲ）１５３に格納さ
れた演算結果はゲート１３９を介してレジスタ（Ａ０）
１４３に移されるとともに、同じくゲート１４０を介し
てレジスタ（Ａ１）１４４に移される（ステップＳ９１
３）。

【０２９５】次いで、レジスタ（Ａ０）１４３およびレ
ジスタ（Ａ１）１４４に格納されたレジスタ（ＳＲ）１
５３からの同一データは、それぞれゲート１４８および
ゲート１４９を介して加減算器１４６に供給されて加算
され、その演算結果がレジスタ（ＡＲ）１５１に格納さ
れる（ステップＳ９１４）。これにより、図６の加算器
４９の機能と等価な処理が実現される。

【０２９６】そのあと、レジスタ（ＡＲ）１５１に格納
された演算結果は、同様にクリッパ回路１５２によって
２倍され、レジスタ（ＳＲ）１５３に移される（ステッ
プＳ９１５）。このとき、クリッパ回路１５２ではレジ
スタ（ＡＲ）１５１に格納された演算結果が１ビットず
つ上位へシフトして２倍される。これにより、図６の乗
算器５０の機能と等価な処理が実現される。

【０２９７】このようにしてレジスタ（ＳＲ）１５３に
格納された演算結果ＳＲは、内部バス１３６を介してク
リップ波形Ｗ（ＭＬ３）としてワークメモリ（Ｗ）１３
４に格納される（ステップＳ９１６）。

【０２９８】次に、図２８は２乗処理（Ｂ）（ステップ
Ｓ２０８）の詳細を示すものである。図２８において、
まずワークメモリ（Ｗ）１３４に格納された上述のクリ
ップ波形Ｗ（ＭＬ３）がレジスタ（Ｍ１）１４２にセッ
トされるとともに（ステップＳ１００１）、レジスタ
（Ｍ０）１４１にもセットされる（ステップＳ１００
２）。

【０２９９】次いで、レジスタ（Ｍ１）１４２にセット
されたクリップ波形Ｗ（ＭＬ３）がゲート１４７を介し
て乗算器１４５に供給されるとともに、レジスタ（Ｍ
０）１４１にもセットされたクリップ波形Ｗ（ＭＬ３）
が乗算器１４５に供給される。そして、両者が乗算器１
４５において乗算され、その演算結果がレジスタ（Ｍ
Ｒ）１５０に格納される（ステップＳ１００３）。

【０３００】そのあと、レジスタ（ＭＲ）１５０に格納
された演算結果がゲート１４８および加減算器１４６を
スルーしてレジスタ（ＡＲ）１５１にセットされる（ス
テップＳ１００４）。その後、レジスタ（ＡＲ）１５１
にセットされたデータがクリッパ回路１５２を通過して
レジスタ（ＳＲ）１５３に移される（ステップＳ１００
５）。このとき、クリッパ回路１５２ではレジスタ（Ａ
Ｒ）１５１に格納されたデータのオーバフロー（桁あふ
れ）が防止される。

【０３０１】このようにしてレジスタ（ＳＲ）１５３に
格納されたデータは、内部バス１３６を介して２乗波形
Ｗ（ＭＸ０）としてワークメモリ（Ｗ）１３４に格納さ
れる（ステップＳ１００６）。これにより、図８の乗算
器５１の機能と等価な処理が実現される。

【０３０２】次に、図２９はオフセット加算２倍処理
（Ｂ）（ステップＳ２０９）の詳細を示すものである。
図２９において、まず上述の２乗波形Ｗ（ＭＸ０）がワ
ークメモリ（Ｗ）１３４から読み出されてレジスタ（Ａ
１）１４４にセットされるとともに（ステップＳ１０１
１）、係数メモリ（Ｐ）１３３から負の値を有する所定
のオフセット値Ｗ（ＨＸ１）が読み出されてレジスタ
（Ａ０）１４３にセットされる（ステップＳ１０１
２）。

【０３０３】次いで、レジスタ（Ａ０）１４３およびレ
ジスタ（Ａ１）１４４に格納された各データ、すなわち
２乗波形Ｗ（ＭＸ０）およびオフセット値Ｗ（ＨＸ１）
がそれぞれゲート１４８およびゲート１４９を介して加
減算器１４６に供給されて加算され、その演算結果がレ
ジスタ（ＡＲ）１５１に格納される（ステップＳ１０１
３）。これにより、図８の加算器５２の機能と等価な処
理が実現される。

【０３０４】そのあと、レジスタ（ＡＲ）１５１に格納
された演算結果がクリッパ回路１５２によって２倍さ
れ、レジスタ（ＳＲ）１５３に移される（ステップＳ１
０１４）。これは、クリッパ回路１５２においてレジス
タ（ＡＲ）１５１に格納された演算結果を１ビットずつ
上位へシフトさせることによって２倍するという処理で
実現される。これにより、図８の乗算器５３の機能と等
価な処理が実現される。

【０３０５】このようにしてレジスタ（ＳＲ）１５３に
格納された演算結果ＳＲは、内部バス１３６を介して２
倍波形Ｗ（ＭＸ２）としてワークメモリ（Ｗ）１３４に
格納される（ステップＳ１０１５）。

【０３０６】次に、図３０はクリップ処理（Ｃ）（ステ
ップＳ２１０）の詳細を示すものである。図３０におい
て、まず上述の２倍波形Ｗ（ＭＸ２）がワークメモリ
（Ｗ）１３４から読み出されてレジスタ（Ａ０）１４３
にセットされるとともに、レジスタ（Ａ１）１４４にも
セットされる（ステップＳ１０２１）。

【０３０７】次いで、各レジスタ（Ａ０）１４３および
レジスタ（Ａ１）１４４に格納された２倍波形Ｗ（ＭＸ
２）がそれぞれゲート１４８およびゲート１４９を介し
て加減算器１４６に供給されて加算され、その演算結果
がレジスタ（ＡＲ）１５１に格納される（ステップＳ１
０２２）。これにより、図９の加算器６１の機能と等価
な処理が実現される。

【０３０８】そのあと、レジスタ（ＡＲ）１５１に格納
された演算結果はクリッパ回路１５２によって２倍さ
れ、レジスタ（ＳＲ）１５３に移される（ステップＳ１
０２３）。これは、クリッパ回路１５２においてレジス
タ（ＡＲ）１５１に格納された演算結果を１ビットずつ
上位へシフトさせることによって２倍するという処理で
実現される。これにより、図９の乗算器６２の機能と等
価な処理が実現される。

【０３０９】次いで、レジスタ（ＳＲ）１５３に格納さ
れた演算結果がゲート１３９を介してレジスタ（Ａ０）
１４３に移されるとともに、同じくゲート１４０を介し
てレジスタ（Ａ１）１４４に移される（ステップＳ１０
２４）。

【０３１０】次いで、レジスタ（Ａ０）１４３およびレ
ジスタ（Ａ１）１４４に格納されたレジスタ（ＳＲ）１
５３からの同一データは、それぞれゲート１４８および
ゲート１４９を介して加減算器１４６に供給されて加算
され、その演算結果がレジスタ（ＡＲ）１５１に格納さ
れる（ステップＳ１０２５）。これにより、図９の加算
器６３の機能と等価な処理が実現される。

【０３１１】そのあと、レジスタ（ＡＲ）１５１に格納
された演算結果は、同様にクリッパ回路１５２によって
２倍され、レジスタ（ＳＲ）１５３に移される（ステッ
プＳ１０２６）。このとき、クリッパ回路１５２ではレ
ジスタ（ＡＲ）１５１に格納された演算結果が１ビット
ずつ上位へシフトして２倍される。これにより、図９の
乗算器６４の機能と等価な処理が実現される。

【０３１２】次いで、レジスタ（ＳＲ）１５３に格納さ
れた演算結果はゲート１３９を介してレジスタ（Ａ０）
１４３に移されるとともに、同じくゲート１４０を介し
てレジスタ（Ａ１）１４４に移される（ステップＳ１０
２７）。

【０３１３】次いで、レジスタ（Ａ０）１４３およびレ
ジスタ（Ａ１）１４４に格納されたレジスタ（ＳＲ）１
５３からの同一データは、それぞれゲート１４８および
ゲート１４９を介して加減算器１４６に供給されて加算
され、その演算結果がレジスタ（ＡＲ）１５１に格納さ
れる（ステップＳ１０２８）。これにより、図９の加算
器６５の機能と等価な処理が実現される。

【０３１４】そのあと、レジスタ（ＡＲ）１５１に格納
された演算結果は、同様にクリッパ回路１５２によって
２倍され、レジスタ（ＳＲ）１５３に移される（ステッ
プＳ１０２９）。このとき、クリッパ回路１５２ではレ
ジスタ（ＡＲ）１５１に格納された演算結果が１ビット
ずつ上位へシフトして２倍される。これにより、図９の
乗算器６６の機能と等価な処理が実現される。

【０３１５】次いで、レジスタ（ＳＲ）１５３に格納さ
れた演算結果はゲート１３９を介してレジスタ（Ａ０）
１４３に移されるとともに、同じくゲート１４０を介し
てレジスタ（Ａ１）１４４に移される（ステップＳ１０
３０）。

【０３１６】以下、同様の処理があと２回継続して行わ
れる。すなわち、レジスタ（Ａ０）１４３およびレジス
タ（Ａ１）１４４に格納されたレジスタ（ＳＲ）１５３
からの同一データは、それぞれゲート１４８およびゲー
ト１４９を介して加減算器１４６に供給されて加算さ
れ、その演算結果がレジスタ（ＡＲ）１５１に格納され
る（ステップＳ１０３１）。これにより、図９の加算器
６７の機能と等価な処理が実現される。

【０３１７】そのあと、レジスタ（ＡＲ）１５１に格納
された演算結果は、同様にクリッパ回路１５２によって
２倍され、レジスタ（ＳＲ）１５３に移される（ステッ
プＳ１０３２）。このとき、クリッパ回路１５２ではレ
ジスタ（ＡＲ）１５１に格納された演算結果が１ビット
ずつ上位へシフトして２倍される。これにより、図９の
乗算器６８の機能と等価な処理が実現される。

【０３１８】次いで、レジスタ（ＳＲ）１５３に格納さ
れた演算結果はゲート１３９を介してレジスタ（Ａ０）
１４３に移されるとともに、同じくゲート１４０を介し
てレジスタ（Ａ１）１４４に移される（ステップＳ１０
３３）。

【０３１９】次いで、レジスタ（Ａ０）１４３およびレ
ジスタ（Ａ１）１４４に格納されたレジスタ（ＳＲ）１
５３からの同一データは、それぞれゲート１４８および
ゲート１４９を介して加減算器１４６に供給されて加算
され、その演算結果がレジスタ（ＡＲ）１５１に格納さ
れる（ステップＳ１０３４）。これにより、図９の加算
器６９の機能と等価な処理が実現される。

【０３２０】そのあと、レジスタ（ＡＲ）１５１に格納
された演算結果は、同様にクリッパ回路１５２によって
２倍され、レジスタ（ＳＲ）１５３に移される（ステッ
プＳ１０３５）。このとき、クリッパ回路１５２ではレ
ジスタ（ＡＲ）１５１に格納された演算結果が１ビット
ずつ上位へシフトして２倍される。これにより、図９の
乗算器７０の機能と等価な処理が実現される。

【０３２１】このようにしてレジスタ（ＳＲ）１５３に
格納された演算結果ＳＲは、内部バス１３６を介してク
リップ波形Ｗ（ＭＸ３）としてワークメモリ（Ｗ）１３
４に格納される（ステップＳ１０３６）。

【０３２２】次に、図３１は混合処理（ステップＳ２１
１）の詳細を示すものである。図３１において、まず入
力レジスタ（ＰＩ）１３５に格納された入力波形Ｗ（Ｉ
ＮＰ）が読み出されてレジスタ（Ｍ１）１４２にセット
されるとともに、係数メモリ（Ｐ）１３３に格納されて
いる一定の混合比率Ｗ（Ｗ００）が読み出されてレジス
タ（Ｍ０）１４１にセットされる（ステップＳ１０４
１）。

【０３２３】次いで、レジスタ（Ｍ１）１４２にセット
された入力波形Ｗ（ＩＮＰ）がゲート１４７を介して乗
算器１４５に供給されるとともに、レジスタ（Ｍ０）１
４１にセットされた混合比率Ｗ（Ｗ００）が乗算器１４
５に供給される。そして、両者が乗算器１４５において
乗算され、その演算結果がレジスタ（ＭＲ）１５０に格
納される（ステップＳ１０４２）。これにより、図１６
の乗算器１２１の機能と等価な処理が実現される。

【０３２４】また、各レジスタ（Ｍ１）１４２およびレ
ジスタ（Ｍ０）１４１が空になったので、続いてワーク
メモリ（Ｗ）１３４に格納されている１／２の分周波形
Ｗ（ＯＴＯ）が読み出されてレジスタ（Ｍ１）１４２に
セットされるとともに、係数メモリ（Ｐ）１３３に格納
されている一定の混合比率Ｗ（ＭＯ１）が読み出されて
レジスタ（Ｍ０）１４１にセットされる（同じくステッ
プＳ１０４２）。

【０３２５】そのあと、レジスタ（ＭＲ）１５０に格納
されている演算結果がゲート１４８および加減算器１４
６をスルーしてレジスタ（ＡＲ）１５１に移されて空と
なる（ステップＳ１０４３）。

【０３２６】その後、レジスタ（Ｍ１）１４２にセット
された１／２の分周波形Ｗ（ＯＴＯ）がゲート１４７を
介して乗算器１４５に供給されるとともに、レジスタ
（Ｍ０）１４１にセットされた混合比率Ｗ（ＭＯ１）が
乗算器１４５に供給される。そして、両者が乗算器１４
５において乗算され、その演算結果がレジスタ（ＭＲ）
１５０に格納される（同じくステップＳ１０４３）。こ
れにより、図１６の乗算器１２３の機能と等価な処理が
実現される。

【０３２７】続いて、ワークメモリ（Ｗ）１３４に格納
されている１／４の分周波形Ｗ（ＯＴ１）が読み出され
てレジスタ（Ｍ１）１４２にセットされるとともに、係
数メモリ（Ｐ）１３３に格納されている一定の混合比率
Ｗ（ＭＯ２）が読み出されてレジスタ（Ｍ０）１４１に
セットされる（同じくステップＳ１０４３）。

【０３２８】次いで、レジスタ（ＭＲ）１５０に格納さ
れているデータ、すなわち１／２の分周波形Ｗ（ＯＴ
Ｏ）を混合比率Ｗ（ＭＯ１）で調整したデータがゲート
１４８を介して加減算器１４６に供給されるとともに、
レジスタ（ＡＲ）１５１に格納されているデータ、すな
わち入力波形Ｗ（ＩＮＰ）を混合比率Ｗ（Ｗ００）で調
整したデータがゲート１４９を介して加減算器１４６に
供給される。

【０３２９】そして、両者が加減算器１４６において加
算され、その演算結果がレジスタ（ＡＲ）１５１に格納
される（ステップＳ１０４４）。これにより、図１６の
加算器１２２の機能と等価な処理が実現される。すなわ
ち、入力波形Ｗ（ＩＮＰ）と１／２の分周波形Ｗ（ＯＴ
Ｏ）が所定の比率で混合される。

【０３３０】そのあと、レジスタ（Ｍ１）１４２にセッ
トされた１／４の分周波形Ｗ（ＯＴ１）がゲート１４７
を介して乗算器１４５に供給されるとともに、レジスタ
（Ｍ０）１４１にセットされた混合比率Ｗ（ＭＯ２）が
乗算器１４５に供給される。そして、両者が乗算器１４
５において乗算され、その演算結果がレジスタ（ＭＲ）
１５０に格納される（同じくステップＳ１０４４）。こ
れにより、図１６の乗算器１２４の機能と等価な処理が
実現される。

【０３３１】続いて、ワークメモリ（Ｗ）１３４に格納
されている原音を２倍した波形Ｗ（ＭＬ３）が読み出さ
れてレジスタ（Ｍ１）１４２にセットされるとともに、
係数メモリ（Ｐ）１３３に格納されている一定の混合比
率Ｗ（ＭＯ３）が読み出されてレジスタ（Ｍ０）１４１
にセットされる（同じくステップＳ１０４４）。

【０３３２】次いで、レジスタ（ＭＲ）１５０に格納さ
れているデータ、すなわち１／４の分周波形Ｗ（ＯＴ
１）を混合比率Ｗ（ＭＯ２）で調整したデータがゲート
１４８を介して加減算器１４６に供給されるとともに、
レジスタ（ＡＲ）１５１に格納されているデータ、すな
わち入力波形Ｗ（ＩＮＰ）と１／２の分周波形Ｗ（ＯＴ
Ｏ）とが所定の比率で混合されたデータ（混合波形）が
ゲート１４９を介して加減算器１４６に供給される。

【０３３３】そして、両者が加減算器１４６において加
算され、その演算結果がレジスタ（ＡＲ）１５１に格納
される（ステップＳ１０４５）。

【０３３４】これにより、図１６の加算器１２５の機能
と等価な処理が実現される。すなわち、入力波形Ｗ（Ｉ
ＮＰ）、１／２の分周波形Ｗ（ＯＴＯ）および１／４の
分周波形Ｗ（ＯＴ１）が所定の比率で混合される。

【０３３５】そのあと、レジスタ（Ｍ１）１４２にセッ
トされた原音を２倍した波形Ｗ（ＭＬ３）がゲート１４
７を介して乗算器１４５に供給されるとともに、レジス
タ（Ｍ０）１４１にセットされた混合比率Ｗ（ＭＯ３）
が乗算器１４５に供給される。そして、両者が乗算器１
４５において乗算され、その演算結果がレジスタ（Ｍ
Ｒ）１５０に格納される（同じくステップＳ１０４
５）。これにより、図１６の乗算器１２６の機能と等価
な処理が実現される。

【０３３６】続いて、ワークメモリ（Ｗ）１３４に格納
されている原音を４倍した波形Ｗ（ＭＸ３）が読み出さ
れてレジスタ（Ｍ１）１４２にセットされるとともに、
係数メモリ（Ｐ）１３３に格納されている一定の混合比
率Ｗ（ＭＯ４）が読み出されてレジスタ（Ｍ０）１４１
にセットされる（同じくステップＳ１０４５）。

【０３３７】次いで、レジスタ（ＭＲ）１５０に格納さ
れているデータ、すなわち原音を２倍した波形Ｗ（ＭＬ
３）を混合比率Ｗ（ＭＯ３）で調整したデータがゲート
１４８を介して加減算器１４６に供給されるとともに、
レジスタ（ＡＲ）１５１に格納されているデータ、すな
わち入力波形Ｗ（ＩＮＰ）、１／２の分周波形Ｗ（ＯＴ
Ｏ）および１／４の分周波形Ｗ（ＯＴ１）が所定の比率
で混合されたデータ（３つの混合波形）がゲート１４９
を介して加減算器１４６に供給される。

【０３３８】そして、両者が加減算器１４６において加
算され、その演算結果がレジスタ（ＡＲ）１５１に格納
される（ステップＳ１０４６）。

【０３３９】これにより、図１６の加算器１２７の機能
と等価な処理が実現される。すなわち、入力波形Ｗ（Ｉ
ＮＰ）、原音の１／２の分周波形Ｗ（ＯＴＯ）、１／４
の分周波形Ｗ（ＯＴ１）およびが原音の２倍波形Ｗ（Ｍ
Ｌ３）が所定の比率で混合される。

【０３４０】そのあと、レジスタ（Ｍ１）１４２にセッ
トされた原音を４倍した波形Ｗ（ＭＸ３）がゲート１４
７を介して乗算器１４５に供給されるとともに、レジス
タ（Ｍ０）１４１にセットされた混合比率Ｗ（ＭＯ４）
が乗算器１４５に供給される。そして、両者が乗算器１
４５において乗算され、その演算結果がレジスタ（Ｍ
Ｒ）１５０に格納される（同じくステップＳ１０４
６）。これにより、図１６の乗算器１２８の機能と等価
な処理が実現される。

【０３４１】次いで、レジスタ（ＭＲ）１５０に格納さ
れているデータ、すなわち原音を４倍した波形Ｗ（ＭＸ
３）を混合比率Ｗ（ＭＯ４）で調整したデータがゲート
１４８を介して加減算器１４６に供給されるとともに、
レジスタ（ＡＲ）１５１に格納されているデータ、すな
わち入力波形Ｗ（ＩＮＰ）、１／２の分周波形Ｗ（ＯＴ
Ｏ）、１／４の分周波形Ｗ（ＯＴ１）および原音を２倍
した波形Ｗ（ＭＬ３）が所定の比率で混合されたデータ
（４つの混合波形）がゲート１４９を介して加減算器１
４６に供給される。

【０３４２】そして、両者が加減算器１４６において加
算され、その演算結果がレジスタ（ＡＲ）１５１に格納
される（ステップＳ１０４７）。

【０３４３】これにより、図１６の加算器１２９の機能
と等価な処理が実現される。すなわち、入力波形Ｗ（Ｉ
ＮＰ）、原音の１／２の分周波形Ｗ（ＯＴＯ）、１／４
の分周波形Ｗ（ＯＴ１）、原音の２倍波形Ｗ（ＭＬ３）
および原音の４倍波形Ｗ（ＭＸ３）が所定の比率で混合
される。

【０３４４】その後、レジスタ（ＡＲ）１５１にセット
された上記データがクリッパ回路１５２を通過してレジ
スタ（ＳＲ）１５３に移される（ステップＳ１０４
８）。このとき、クリッパ回路１５２ではレジスタ（Ａ
Ｒ）１５１に格納されたデータのオーバフロー（桁あふ
れ）が防止される。

【０３４５】このようにしてレジスタ（ＳＲ）１５３に
格納された演算結果ＳＲは、内部バス１３６を介して混
合演算の結果である出力波形Ｗ（ＯＵＴ）としてワーク
メモリ（Ｗ）１３４の所定のアドレスに格納される（ス
テップＳ１０４８）。

【０３４６】次に、図３２は出力処理（ステップＳ２１
２）の詳細を示すものである。図３２において、混合演
算の結果としてワークメモリ（Ｗ）１３４の所定のアド
レスに格納された出力波形Ｗ（ＯＵＴ）ＰＩ）がレジス
タ（ＯＲ）１５７からＤＳＰ１２の外部のＤ／Ａ変換器
１３に取り出される（ステップＳ１０５１）。これによ
り、混合波形を外部に取り出す機能が実現される。

【０３４７】なお、本実施例では、効果付加処理のため
に信号をデジタル的に処理するＤＳＰを用いているの
で、このようなＤＳＰを他のデジタル信号処理装置と組
み合われば、電子楽器の分野でも上記のような弦楽器で
生成されるもの以外の種々の楽音に対して音響効果を付
加することができる。

【０３４８】また、本実施例では原音より１オクターブ
および２オクターブ高い音を作成しているが、より高い
音、例えば８オクターブ高い音を作り出すことも可能で
ある。

【０３４９】また、上記実施例は本発明を電子楽器に適
用した例であるが、本発明はこれに限るものではなく、
電子楽器以外の他の音響装置（例えば、カラオケ装置）
についても幅広く適用が可能である。

【０３５０】

【発明の効果】本発明によれば、入力される音響信号
（原音）に対して周期が１／２（周波数では２倍）ある
いは１／４（周波数では４倍）等となる波形、すなわち
１オクターブあるいは２オクターブ等の高い音高の音響
信号を簡単なハード回路で発生させることができ、この
オクターブ高の音を原音に混合させてやることにより、
音の厚みが増したオクターブ効果を付加することができ
る。その結果、これによって楽音の多様性を確保するこ
とができる。

【図面の簡単な説明】

【図１】本発明の効果付加装置を電子楽器に適用した一
実施例の構成を示す回路図である。

【図２】同実施例の電子部の内部構成を示すブロック図
である。

【図３】同実施例のＣＰＵの動作フローチャートであ
る。

【図４】同実施例のＤＳＰにおけるオクターブ効果付加
のための処理を疑似的に示すブロック図である。

【図５】同実施例の２乗処理（Ａ）およびオフセット加
算２倍処理（Ａ）を実行するハード回路を示す回路図で
ある。

【図６】同実施例のクリップ処理（Ｂ）を実行するハー
ド回路を示す回路図である。

【図７】同実施例の１オクターブ上の音を発生する処理
を説明する波形図である。

【図８】同実施例の２乗処理（Ｂ）およびオフセット加
算２倍処理（Ｂ）を実行するハード回路を示す回路図で
ある。

【図９】同実施例のクリップ処理（Ｃ）を実行するハー
ド回路を示す回路図である。

【図１０】同実施例のクリップ処理（Ａ）を実行するハ
ード回路を示す回路図である。

【図１１】同実施例の分周処理の動作原理を説明する波
形図である。

【図１２】同実施例のＣＰＯ分周処理を実行するハード
回路を示す回路図である。

【図１３】同実施例で使用する係数を示す図である。

【図１４】同実施例のＯＰＯ分周処理を実行するハード
回路を示す回路図である。

【図１５】同実施例の分周処理を説明する波形図であ
る。

【図１６】同実施例の混合処理を実行するハード回路を
示す回路図である。

【図１７】同実施例のＤＳＰの構成を示す回路図であ
る。

【図１８】同実施例のオクターブ効果付加のための全体
処理の動作フローチャートである。

【図１９】同実施例の入力処理の詳細を示す動作フロー
チャートである。

【図２０】同実施例のクリップ処理（Ａ）の詳細を示す
動作フローチャートである。

【図２１】同実施例のＣＰＯ分周処理の詳細を示す動作
フローチャートである。

【図２２】同実施例のＣＰＯ分周処理の詳細を示す動作
フローチャートである。

【図２３】同実施例のＯＰＯ分周処理の詳細を示す動作
フローチャートである。

【図２４】同実施例のＯＰＯ分周処理の詳細を示す動作
フローチャートである。

【図２５】同実施例の２乗処理（Ａ）の詳細を示す動作
フローチャートである。

【図２６】同実施例のオフセット加算２倍処理（Ａ）の
詳細を示す動作フローチャートである。

【図２７】同実施例のクリップ処理（Ｂ）の詳細を示す
動作フローチャートである。

【図２８】同実施例の２乗処理（Ｂ）の詳細を示す動作
フローチャートである。

【図２９】同実施例のオフセット加算２倍処理（Ｂ）の
詳細を示す動作フローチャートである。

【図３０】同実施例のクリップ処理（Ｃ）の詳細を示す
動作フローチャートである。

【図３１】同実施例の混合処理の詳細を示す動作フロー
チャートである。

【図３２】同実施例の出力処理の詳細を示す動作フロー
チャートである。

【図３３】同実施例で使用するデータを示す図である。

【符号の説明】

３：電子部 １１：Ａ／Ｄ変換器 １２：ＤＳＰ（Digital signal Proccesor） １３：Ｄ／Ａ変換器 １４：ＣＰＵ １５：ＲＯＭ １６：ＲＡＭ ２１：２乗処理（Ａ）（演算手段） ２２：オフセット加算２倍処理（Ａ）（加算手段） ２３：クリップ処理（Ｂ）（クリップ手段） ２４：混合処理（混合手段） ２５：２乗処理（Ｂ）（演算手段） ２６：オフセット加算２倍処理（Ｂ）（加算手段） ２７：クリップ処理（Ｃ）（クリップ手段） ２８：クリップ処理（Ａ） ２９：ＣＰＯ分周処理 ３０：ＯＰＯ分周処理 ３１、３３、４２、４４、４６、４８、５０、５１、５
３、６２、６４、６６、６８、７０、７２、７４、７
６、７８、８０、９８、９９、１１８、１１９、１２
１、１２３、１２４、１２６、１２８、１４５：乗算器 ３２、４１、４３、４５、４７、４９、５２、６１、６
３、６５、６７、６９、７１、７３、７５、７７、７
９、８８、１０８、１２２、１２５、１２７、１２９：
加算器 ８１、８４、８９、９２、９３、１０１、１０４、１０
９、１１２、１１３：減算器 ８２、８６、９０、９６、１０２、１０６、１１０、１
１４、１１６：符号検出器 ８３、９５、１０３、１１５：不一致検出器 ８５、１０５：遅延器 ８７、９７、１０７、１１７：ラッチ ９１：演算器（ＡＬＵ） １１１：演算器（ＡＬＵ） １３１：プログラムメモリ １３２：制御回路 １３３：係数メモリ（Ｐ） １３４：ワークメモリ（Ｗ） １３５：入力レジスタ（ＰＩ） １３６：内部バス １３７〜１４０、１４７、１４８、１４９：ゲート １４１：レジスタ（ＭＯ） １４２：レジスタ（Ｍ１） １４３：レジスタ（Ａ０） １４４：レジスタ（Ａ１） １４６：加減算器 １５０：レジスタ（ＭＲ） １５１：レジスタ（ＡＲ） １５２：クリッパ回路 １５３：レジスタ（ＳＲ） １５４：レジスタ（ＳＦＯ） １５５：レジスタ（ＳＦ１） １５６：比較器 １５７：出力レジスタ（ＯＲ）

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力される音響信号を偶数倍する演算手
   段と、この演算手段により偶数倍された音響信号に対し
   て所定のオフセット値を加算するオフセット加算手段
   と、このオフセット加算手段により加算された音響信号
   を所定のレベルでクリップするクリップ手段と、このク
   リップ手段によりクリップされた音響信号と前記入力さ
   れる音響信号とを混合して出力する混合手段と、を備え
   たことを特徴とする効果付加装置。
2. 【請求項２】 前記クリップ手段は、入力される信号同
   士を加算する加算手段と、この加算手段からの加算結果
   を２倍する乗算手段と、この乗算手段からの乗算結果を
   ラッチする所定ビット数のレジスタ手段と、最初に、前
   記オフセット加算手段からの出力信号を前記加算手段に
   入力させ、その後、前記レジスタ手段にラッチされた信
   号を前記加算手段に入力させる動作を所定回数繰り返
   し、該繰り返し動作が所定回数終了した後に、前記レジ
   スタ手段にラッチされた信号を出力信号として出力させ
   る制御手段と、を有することを特徴とする請求項１記載
   の効果付加装置。