JPH0555921A - 分圧回路 - Google Patents
分圧回路Info
- Publication number
- JPH0555921A JPH0555921A JP3212197A JP21219791A JPH0555921A JP H0555921 A JPH0555921 A JP H0555921A JP 3212197 A JP3212197 A JP 3212197A JP 21219791 A JP21219791 A JP 21219791A JP H0555921 A JPH0555921 A JP H0555921A
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- Japan
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- voltage
- output terminal
- resistors
- voltage division
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Abstract
(57)【要約】
【目的】Ｄ／Ａコンバータ、Ａ／Ｄコンバータ、電子ボ
リューム等に使用される分圧回路に関し、高速化と、消
費電力の低減化とを同時に図る。 【構成】ノード１６〜２０と接地との間に、それぞれ、
容量２１〜２５を接続し、分圧電圧出力端子１４に得ら
れる分圧電圧を上昇又は下降させる場合に、容量２１〜
２５の充放電を利用する。
リューム等に使用される分圧回路に関し、高速化と、消
費電力の低減化とを同時に図る。 【構成】ノード１６〜２０と接地との間に、それぞれ、
容量２１〜２５を接続し、分圧電圧出力端子１４に得ら
れる分圧電圧を上昇又は下降させる場合に、容量２１〜
２５の充放電を利用する。
Description
【０００１】
【産業上の利用分野】本発明は、Ｄ／Ａコンバータ、Ａ
／Ｄコンバータ、電子ボリューム等に使用される分圧回
路に関する。
／Ｄコンバータ、電子ボリューム等に使用される分圧回
路に関する。
【０００２】
【従来の技術】従来、この種の分圧回路として、図６に
示すようなものが提案されている。図中、１は基準電圧
ＶＲ１が入力される基準電圧入力端子、２は基準電圧Ｖ
Ｒ１よりも低電圧の基準電圧ＶＲ２が入力される基準電
圧入力端子、３〜８は分圧抵抗、９〜１３は接続スイッ
チをなすｎＭＯＳ、１４は分圧電圧が出力される分圧電
圧出力端子、１５は負荷容量である。なお、ＶＢ１〜Ｖ
Ｂ５は、それぞれ、ノード１６〜２０に得られる分圧電
圧、Ｓ１〜Ｓ５はｎＭＯＳ９〜１３のオン、オフを制御
する制御信号である。
示すようなものが提案されている。図中、１は基準電圧
ＶＲ１が入力される基準電圧入力端子、２は基準電圧Ｖ
Ｒ１よりも低電圧の基準電圧ＶＲ２が入力される基準電
圧入力端子、３〜８は分圧抵抗、９〜１３は接続スイッ
チをなすｎＭＯＳ、１４は分圧電圧が出力される分圧電
圧出力端子、１５は負荷容量である。なお、ＶＢ１〜Ｖ
Ｂ５は、それぞれ、ノード１６〜２０に得られる分圧電
圧、Ｓ１〜Ｓ５はｎＭＯＳ９〜１３のオン、オフを制御
する制御信号である。
【０００３】かかる分圧回路においては、ｎＭＯＳ９〜
１３のうち、いずれかをオンとすることによって所定の
分圧電圧ＶＢ１、ＶＢ２、ＶＢ３、ＶＢ４又はＶＢ５を
得ることができる。
１３のうち、いずれかをオンとすることによって所定の
分圧電圧ＶＢ１、ＶＢ２、ＶＢ３、ＶＢ４又はＶＢ５を
得ることができる。
【０００４】
【発明が解決しようとする課題】分圧回路においては、
分圧電圧出力端子に得られる分圧電圧を変化させる場合
の高速化が要求されているが、図６に示す従来の分圧回
路の構成において、高速化を図ろうとする場合には、分
圧抵抗３〜８の抵抗値を下げざるを得ず、このようにす
る場合には、分圧抵抗３〜８を流れる電流が大きくな
り、消費電力が大きくなってしまうという問題点があっ
た。
分圧電圧出力端子に得られる分圧電圧を変化させる場合
の高速化が要求されているが、図６に示す従来の分圧回
路の構成において、高速化を図ろうとする場合には、分
圧抵抗３〜８の抵抗値を下げざるを得ず、このようにす
る場合には、分圧抵抗３〜８を流れる電流が大きくな
り、消費電力が大きくなってしまうという問題点があっ
た。
【０００５】本発明は、かかる点に鑑み、高速化と、消
費電力の低減化とを同時に図ることができるようにした
分圧回路を提供することを目的とする。
費電力の低減化とを同時に図ることができるようにした
分圧回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】図１は本発明の原理説明
図であり、本発明による分圧回路は、複数の分圧抵抗３
〜８を直列接続し、その一端及び他端に、それぞれ、基
準電圧ＶＲ１及びこの基準電圧ＶＲ１よりも低電圧の基
準電圧ＶＲ２を印加し、分圧抵抗３〜８を接続するノー
ド１６〜２０に、それぞれ、分圧電圧ＶＢ１〜ＶＢ５を
得るようにされた分圧回路において、ノード１６〜２０
の少なくとも１箇所に容量２３を接続して構成するとい
うものである。
図であり、本発明による分圧回路は、複数の分圧抵抗３
〜８を直列接続し、その一端及び他端に、それぞれ、基
準電圧ＶＲ１及びこの基準電圧ＶＲ１よりも低電圧の基
準電圧ＶＲ２を印加し、分圧抵抗３〜８を接続するノー
ド１６〜２０に、それぞれ、分圧電圧ＶＢ１〜ＶＢ５を
得るようにされた分圧回路において、ノード１６〜２０
の少なくとも１箇所に容量２３を接続して構成するとい
うものである。
【０００７】
【作用】本発明においては、分圧電圧出力端子（図示せ
ず）に得られる分圧電圧を上昇又は下降させる場合、容
量２３の充放電を利用することができるので、分圧抵抗
３〜８の抵抗値を下げることなく、その高速化を図るこ
とができる。
ず）に得られる分圧電圧を上昇又は下降させる場合、容
量２３の充放電を利用することができるので、分圧抵抗
３〜８の抵抗値を下げることなく、その高速化を図るこ
とができる。
【０００８】
【実施例】以下、図２〜図５を参照して、本発明の第１
実施例及び第２実施例について説明する。なお、図２、
図５において、図６に対応する部分には同一符号を付
し、その重複説明は省略する。
実施例及び第２実施例について説明する。なお、図２、
図５において、図６に対応する部分には同一符号を付
し、その重複説明は省略する。
【０００９】第１実施例・・図２〜図４ 図２は、本発明の第１実施例を示す回路図であり、この
第１実施例の分圧回路は、ノード１６〜２０と接地との
間に、それぞれ、容量２１〜２５を接続し、その他につ
いては、図６に示す従来の分圧回路と同様に構成したも
のである。
第１実施例の分圧回路は、ノード１６〜２０と接地との
間に、それぞれ、容量２１〜２５を接続し、その他につ
いては、図６に示す従来の分圧回路と同様に構成したも
のである。
【００１０】この第１実施例においては、例えば、分圧
電圧出力端子１４に得られる分圧電圧をＶＢ３からＶＢ
２に上昇させる場合、基準電圧入力端子１、分圧抵抗
３、４、ｎＭＯＳ１０及び分圧電圧出力端子１４を介し
て負荷容量１５に電流が流れ込み、負荷容量１５に対す
る充電が行われるが、更に、容量２１〜２５が負荷容量
１５の充電に寄与する。
電圧出力端子１４に得られる分圧電圧をＶＢ３からＶＢ
２に上昇させる場合、基準電圧入力端子１、分圧抵抗
３、４、ｎＭＯＳ１０及び分圧電圧出力端子１４を介し
て負荷容量１５に電流が流れ込み、負荷容量１５に対す
る充電が行われるが、更に、容量２１〜２５が負荷容量
１５の充電に寄与する。
【００１１】この結果、分圧電圧出力端子１４に得られ
る分圧電圧をＶＢ３からＶＢ２に上昇させる場合の速度
は、図３に示すように、従来の分圧回路に比較して、早
くなる。
る分圧電圧をＶＢ３からＶＢ２に上昇させる場合の速度
は、図３に示すように、従来の分圧回路に比較して、早
くなる。
【００１２】また、例えば、分圧電圧出力端子１４に得
られる分圧電圧をＶＢ２からＶＢ３に下降させる場合、
負荷容量１５から分圧電圧出力端子１４、抵抗６、７、
８、基準電圧入力端子２を介して電源に電流が流れ込
み、負荷容量１５の放電が行われるが、更に、容量２１
〜２５が負荷容量１５の放電に寄与する。
られる分圧電圧をＶＢ２からＶＢ３に下降させる場合、
負荷容量１５から分圧電圧出力端子１４、抵抗６、７、
８、基準電圧入力端子２を介して電源に電流が流れ込
み、負荷容量１５の放電が行われるが、更に、容量２１
〜２５が負荷容量１５の放電に寄与する。
【００１３】この結果、分圧電圧出力端子１４に得られ
る分圧電圧をＶＢ２からＶＢ３に下降させる場合の速度
は、図４に示すように、従来の分圧回路に比較して、早
くなる。
る分圧電圧をＶＢ２からＶＢ３に下降させる場合の速度
は、図４に示すように、従来の分圧回路に比較して、早
くなる。
【００１４】このように、この第１実施例によれば、分
圧電圧出力端子１４に得られる分圧電圧を上昇又は下降
させる場合、容量２１〜２５の充放電を利用することが
できるので、分圧抵抗３〜８の抵抗値を下げることな
く、その高速化を図ることができる。即ち、高速化と、
消費電力の低減化とを同時に図ることができる。
圧電圧出力端子１４に得られる分圧電圧を上昇又は下降
させる場合、容量２１〜２５の充放電を利用することが
できるので、分圧抵抗３〜８の抵抗値を下げることな
く、その高速化を図ることができる。即ち、高速化と、
消費電力の低減化とを同時に図ることができる。
【００１５】第２実施例・・図５ 図５は、本発明の第２実施例を示す回路図であり、この
第２実施例の分圧回路は、ノード１８と接地との間に容
量２３を接続し、その他については、図６に示す従来の
分圧回路と同様に構成したものである。
第２実施例の分圧回路は、ノード１８と接地との間に容
量２３を接続し、その他については、図６に示す従来の
分圧回路と同様に構成したものである。
【００１６】この第２実施例においては、例えば、分圧
電圧出力端子１４に得られる分圧電圧をＶＢ３からＶＢ
２に上昇させる場合、基準電圧入力端子１、分圧抵抗
３、４、ｎＭＯＳ１０及び分圧電圧出力端子１４を介し
て負荷容量１５に電流が流れ込み、負荷容量１５に対す
る充電が行われるが、更に、容量２３が負荷容量１５の
充電に寄与する。
電圧出力端子１４に得られる分圧電圧をＶＢ３からＶＢ
２に上昇させる場合、基準電圧入力端子１、分圧抵抗
３、４、ｎＭＯＳ１０及び分圧電圧出力端子１４を介し
て負荷容量１５に電流が流れ込み、負荷容量１５に対す
る充電が行われるが、更に、容量２３が負荷容量１５の
充電に寄与する。
【００１７】また、例えば、分圧電圧出力端子１４に得
られる分圧電圧をＶＢ２からＶＢ３に下降させる場合、
負荷容量１５から分圧電圧出力端子１４、抵抗６、７、
８を介して基準電圧入力端子２に電流が流れ、負荷容量
１５の放電が行われるが、更に、容量２３が負荷容量１
５の放電に寄与する。
られる分圧電圧をＶＢ２からＶＢ３に下降させる場合、
負荷容量１５から分圧電圧出力端子１４、抵抗６、７、
８を介して基準電圧入力端子２に電流が流れ、負荷容量
１５の放電が行われるが、更に、容量２３が負荷容量１
５の放電に寄与する。
【００１８】このように、この第２実施例によれば、分
圧電圧出力端子１４に得られる分圧電圧を上昇又は下降
させる場合、容量２３の充放電を利用することができる
ので、第１実施例ほどではないが、分圧抵抗３〜８の抵
抗値を下げることなく、その高速化を図ることができ
る。即ち、高速化と、消費電力の低減化とを同時に図る
ことができる。
圧電圧出力端子１４に得られる分圧電圧を上昇又は下降
させる場合、容量２３の充放電を利用することができる
ので、第１実施例ほどではないが、分圧抵抗３〜８の抵
抗値を下げることなく、その高速化を図ることができ
る。即ち、高速化と、消費電力の低減化とを同時に図る
ことができる。
【００１９】なお、第１実施例及び第２実施例におい
て、分圧抵抗３〜８は、拡散抵抗等、本来的な抵抗のほ
か、ｎＭＯＳや、ｐＭＯＳ等のトランジスタで構成する
こともできる。
て、分圧抵抗３〜８は、拡散抵抗等、本来的な抵抗のほ
か、ｎＭＯＳや、ｐＭＯＳ等のトランジスタで構成する
こともできる。
【００２０】
【発明の効果】本発明によれば、分圧電圧出力端子に得
られる分圧電圧を上昇又は下降させる場合、複数の分圧
抵抗を接続するノードの少なくとも１箇所に接続された
容量の充放電を利用する構成としたことにより、分圧抵
抗の抵抗値を下げることなく、その高速化を図ることが
できるので、高速化と、消費電力の低減化とを同時に図
ることができる。
られる分圧電圧を上昇又は下降させる場合、複数の分圧
抵抗を接続するノードの少なくとも１箇所に接続された
容量の充放電を利用する構成としたことにより、分圧抵
抗の抵抗値を下げることなく、その高速化を図ることが
できるので、高速化と、消費電力の低減化とを同時に図
ることができる。
【図１】本発明の原理説明図である。
【図２】本発明の第１実施例を示す回路図である。
【図３】本発明の第１実施例の動作を説明するためのタ
イムチャートである。
イムチャートである。
【図４】本発明の第１実施例の動作を説明するためのタ
イムチャートである。
イムチャートである。
【図５】本発明の第２実施例を示す回路図である。
【図６】従来の分圧回路の一例を示す回路図である。
３〜８ 分圧抵抗 ２３ 容量 ＶＲ１、ＶＲ２ 基準電圧 ＶＢ１〜ＶＢ５ 分圧電圧
Claims (2)
- 【請求項１】複数の分圧抵抗（３〜８）を直列接続し、
その一端及び他端に、それぞれ、第１の基準電圧（ＶＲ
１）及び該第１の基準電圧（ＶＲ１）よりも低電圧の第
２の基準電圧（ＶＲ２）を印加し、前記複数の分圧抵抗
（３〜８）を接続するノード（１６〜２０）に、それぞ
れ、分圧電圧（ＶＢ１〜ＶＢ５）を得るようにされた分
圧回路であって、 前記ノード（１６〜２０）の少なくとも１箇所に容量
（２３）が接続されていることを特徴とする分圧回路。 - 【請求項２】前記抵抗（３〜８）の全部又は一部は、ト
ランジスタで構成されていることを特徴とする請求項１
記載の分圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212197A JPH0555921A (ja) | 1991-08-23 | 1991-08-23 | 分圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212197A JPH0555921A (ja) | 1991-08-23 | 1991-08-23 | 分圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555921A true JPH0555921A (ja) | 1993-03-05 |
Family
ID=16618531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3212197A Withdrawn JPH0555921A (ja) | 1991-08-23 | 1991-08-23 | 分圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555921A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105353818A (zh) * | 2015-11-23 | 2016-02-24 | 苏州云芯微电子科技有限公司 | 一种改进型参考电压分压电路 |
| CN106059590A (zh) * | 2016-05-26 | 2016-10-26 | 深圳市华星光电技术有限公司 | 数模转换电路以及数据源电路芯片 |
-
1991
- 1991-08-23 JP JP3212197A patent/JPH0555921A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105353818A (zh) * | 2015-11-23 | 2016-02-24 | 苏州云芯微电子科技有限公司 | 一种改进型参考电压分压电路 |
| CN106059590A (zh) * | 2016-05-26 | 2016-10-26 | 深圳市华星光电技术有限公司 | 数模转换电路以及数据源电路芯片 |
| US10374624B2 (en) | 2016-05-26 | 2019-08-06 | Shenzhen China Star Optoelectronics Technology Co., Ltd | Digital to analog conversion circuit and data source circuit chip |
| CN106059590B (zh) * | 2016-05-26 | 2020-06-05 | 深圳市华星光电技术有限公司 | 数模转换电路以及数据源电路芯片 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |