JPH0555573A - Thin film transistor and manufacture thereof - Google Patents
Thin film transistor and manufacture thereofInfo
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- JPH0555573A JPH0555573A JP21395391A JP21395391A JPH0555573A JP H0555573 A JPH0555573 A JP H0555573A JP 21395391 A JP21395391 A JP 21395391A JP 21395391 A JP21395391 A JP 21395391A JP H0555573 A JPH0555573 A JP H0555573A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、例えばシャッターアレ
ー、液晶表示装置などに使用されるアクティブマトリク
ス基板に対しスイッチング素子として形成される薄膜ト
ランジスタに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor formed as a switching element on an active matrix substrate used in, for example, shutter arrays and liquid crystal display devices.
【０００２】[0002]
【従来の技術】上述した薄膜トランジスタは、従来、図
５（平面図）及び図６（図５のＡ−Ａ線による断面図）
に示すように形成されたものが知られている。この薄膜
トランジスタは、例えば透明な絶縁性基板２１の上に半
導体層２２、ゲート絶縁膜２３及びゲート電極２４がこ
の順に形成され、そのうち最上のゲート電極２４をマス
クにして上方から半導体層２２にイオン注入を行い低濃
度の不純物分布をもつコンタクト領域２２ａ、２２ｂが
形成されている。また、各コンタクト領域２２ａ、２２
ｂから基板２１上にわたってソース電極２５ａ、ドレイ
ン電極２５ｂが形成され、ドレイン電極２５ｂにはこの
上に一部を重畳して形成した図示しない絵素電極と電気
的に接続されている。更に、かかる基板２１の上の全体
を覆って保護膜２６が形成されている。2. Description of the Related Art The above-mentioned thin film transistor has been conventionally shown in FIG. 5 (plan view) and FIG. 6 (cross-sectional view taken along the line AA in FIG. 5).
The one formed as shown in FIG. In this thin film transistor, for example, a semiconductor layer 22, a gate insulating film 23, and a gate electrode 24 are formed in this order on a transparent insulating substrate 21, and the uppermost gate electrode 24 is used as a mask to ion-implant the semiconductor layer 22 from above. By doing so, contact regions 22a and 22b having a low concentration impurity distribution are formed. In addition, each contact region 22a, 22
A source electrode 25a and a drain electrode 25b are formed from b to the substrate 21, and the drain electrode 25b is electrically connected to a pixel electrode (not shown) partially overlapped with the source electrode 25a. Further, a protective film 26 is formed so as to cover the whole of the substrate 21.
【０００３】[0003]
【発明が解決しようとする課題】ところで、上述した従
来の薄膜トランジスタの場合には、次のような問題点が
あった。即ち、図６に示すように、半導体層２２とソー
ス電極２５ａとが、両者間にコンタクト層２２ａの一端
部Ｄが存在するだけであり接近している。また、半導体
層とドレイン電極１５ｂも、同様に両者間にコンタクト
層１２ｂの一端部Ｅが存在するだけであり接近してい
る。このため、半導体層１２を介在してソース電極１５
ａとドレイン電極１５ｂとの間にリークが発生し、薄膜
トランジスタが正常に動作し難くなるという問題点があ
った。The conventional thin film transistor described above has the following problems. That is, as shown in FIG. 6, the semiconductor layer 22 and the source electrode 25a are close to each other only with the one end portion D of the contact layer 22a existing therebetween. Similarly, the semiconductor layer and the drain electrode 15b are also close to each other only with the one end E of the contact layer 12b existing therebetween. Therefore, the source electrode 15 is interposed via the semiconductor layer 12.
There is a problem that a leak occurs between a and the drain electrode 15b, which makes it difficult for the thin film transistor to operate normally.
【０００４】特に、最近においては液晶やエレクトロル
ミネセンス（ＥＬ）を用いた表示装置として、ＨＤ（Ｈ
ｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ）ＴＶやグラフィックデ
ィスプレイ等を指向した大容量で高密度のアクティブマ
トリクス型表示装置の開発及び実用化が推進されている
が、このような大電流を必要とする表示装置に従来の薄
膜トランジスタを使用した場合には、１０-9〜１０-11
Ａ程度のリーク電流が発生して使用不能となることがあ
った。Particularly, recently, as a display device using liquid crystal or electroluminescence (EL), HD (H
Development and commercialization of a large-capacity, high-density active matrix type display device for high definition TVs, graphic displays, etc. are being promoted, and a conventional thin film transistor is used for a display device requiring such a large current. When used, 10 -9 to 10 -11
In some cases, a leak current of about A was generated and the device became unusable.
【０００５】本発明は、このような課題を解決するため
になされたものであり、リークの発生を抑制することが
でき、しかも大電流を用いるアクティブマトリクス型表
示装置にも使用できる薄膜トランジスタ及びその製造方
法を提供することを目的とする。The present invention has been made in order to solve such a problem, and it is possible to suppress the occurrence of leakage, and further, it is possible to use the thin film transistor in an active matrix type display device using a large current, and to manufacture the same. The purpose is to provide a method.
【０００６】[0006]
【課題を解決するための手段】本発明の薄膜トランジス
タは、基板上に、コンタクト領域とチャネル領域とを少
なくとも有する半導体層、ゲート絶縁膜及びゲート電極
がこの順に積層形成され、ゲート絶縁膜及びゲート電極
よりも広幅になした半導体層の幅方向両端部上と少なく
とも一部重畳し、かつその重畳部近傍に存在するように
なした該コンタクト領域と接してソース電極及びドレイ
ン電極がそれぞれ形成された薄膜トランジスタにおい
て、該ゲート絶縁膜が幅方向両側の側面を、ゲート絶縁
膜の基板側の幅方向長さよりもゲート電極側の幅方向長
さの方が短い傾斜面にして形成され、該側面の少なくと
も一部と重畳する半導体層部分とゲート絶縁膜を外れた
半導体層部分とにコンタクト領域が設けられ、ゲート絶
縁膜下であって該コンタクト領域を避けた半導体層部分
にチャネル領域が設けられており、そのことによって上
記目的が達成される。In a thin film transistor of the present invention, a semiconductor layer having at least a contact region and a channel region, a gate insulating film and a gate electrode are laminated in this order on a substrate, and the gate insulating film and the gate electrode are formed. A thin film transistor in which a source electrode and a drain electrode are respectively formed so as to overlap at least a part of both ends in the width direction of a semiconductor layer having a width wider than that of the semiconductor layer and to be in contact with the contact region existing in the vicinity of the overlapping part. In the above, the gate insulating film is formed such that the side surfaces on both sides in the width direction are inclined surfaces whose width direction length on the gate electrode side is shorter than the width direction length on the substrate side of the gate insulation film, and at least one of the side surfaces is formed. A contact region is provided in a semiconductor layer portion overlapping with the gate insulating layer and a semiconductor layer portion outside the gate insulating film, and the contact region is provided below the gate insulating film. The semiconductor layer portion to avoid the tact region and the channel region is provided, the above-mentioned object can be achieved by it.
【０００７】また、本発明は、基板上に、コンタクト領
域とチャネル領域とを少なくとも有する半導体層、ゲー
ト絶縁膜及びゲート電極がこの順に積層形成され、ゲー
ト絶縁膜及びゲート電極よりも広幅になした半導体層の
幅方向両端部上と少なくとも一部重畳し、かつその重畳
部近傍に存在するようになした該コンタクト領域と接し
てソース電極及びドレイン電極がそれぞれ形成された薄
膜トランジスタにおいて、該ゲート電極が該ゲート絶縁
膜より狭幅に形成され、該ゲート電極の幅方向両側の側
面の下方にある半導体層部分から半導体層の幅方向側面
にわたってコンタクト領域が形成され、ゲート絶縁膜下
であって該コンタクト領域を避けた半導体層部分に該チ
ャネル領域が形成された構成としても、上記目的を達成
できる。Further, according to the present invention, a semiconductor layer having at least a contact region and a channel region, a gate insulating film and a gate electrode are laminated in this order on the substrate to have a width wider than that of the gate insulating film and the gate electrode. In a thin film transistor in which a source electrode and a drain electrode are respectively formed in contact with the contact region that is at least partially overlapped on both ends in the width direction of the semiconductor layer and is in the vicinity of the overlapped portion, the gate electrode is A contact region is formed to be narrower than the gate insulating film and extends from a semiconductor layer portion below both side surfaces in the width direction of the gate electrode to a side surface in the width direction of the semiconductor layer. The above object can be achieved even if the channel region is formed in the semiconductor layer portion avoiding the region.
【０００８】更に、本発明の薄膜トランジスタの製造方
法は、基板上に、コンタクト領域とチャネル領域とを少
なくとも有する半導体層、ゲート絶縁膜及びゲート電極
がこの順に積層形成され、ゲート絶縁膜及びゲート電極
よりも広幅になした半導体層の幅方向両端部上と少なく
とも一部重畳し、かつその重畳部近傍に存在するように
なした該コンタクト領域と接してソース電極及びドレイ
ン電極がそれぞれ形成された薄膜トランジスタにおい
て、基板上に、半導体層、ゲート絶縁膜及びゲート電極
をこの順に、かつ該ゲート絶縁膜の幅方向両側の側面
を、ゲート絶縁膜の基板側の幅方向長さよりもゲート電
極側の幅方向長さの方が短い傾斜面にして形成する工程
と、半導体層にゲート電極側からイオン注入し、該側面
の少なくとも一部と重畳する半導体層部分とゲート絶縁
膜を外れた半導体層部分とにコンタクト領域を形成する
工程とを含んでおり、そのことによって上記目的が達成
される。Further, in the method of manufacturing a thin film transistor according to the present invention, a semiconductor layer having at least a contact region and a channel region, a gate insulating film and a gate electrode are laminated in this order on the substrate, and the gate insulating film and the gate electrode are formed. In a thin film transistor in which a source electrode and a drain electrode are respectively formed in contact with the contact region, which at least partially overlaps with both ends in the width direction of the widened semiconductor layer, and which exists near the overlapped part. , The semiconductor layer, the gate insulating film, and the gate electrode on the substrate in this order, and the side surfaces on both sides in the width direction of the gate insulating film are longer in the width direction on the gate electrode side than on the substrate side in the width direction. The step of forming the inclined surface with the shorter side is performed, and the semiconductor layer is ion-implanted from the gate electrode side so that at least a part of the side surface overlaps. It includes a step of forming a contact region in the semiconductor layer portion outside the semiconductor layer portion and the gate insulating film, the above-mentioned object can be achieved by it.
【０００９】また、本発明方法は、基板上に、コンタク
ト領域とチャネル領域とを少なくとも有する半導体層、
ゲート絶縁膜及びゲート電極がこの順に積層形成され、
ゲート絶縁膜及びゲート電極よりも広幅になした半導体
層の幅方向両端部上と少なくとも一部重畳し、かつその
重畳部近傍に存在するようになした該コンタクト領域と
接してソース電極及びドレイン電極がそれぞれ形成され
た薄膜トランジスタにおいて、基板上に、半導体層、ゲ
ート絶縁膜及びゲート電極をこの順に、かつ、該ゲート
電極を該ゲート絶縁膜より狭幅に形成する工程と、半導
体層にゲート電極側からイオン注入し、該ゲート電極の
幅方向両側の側面の下方にある半導体層部分から半導体
層の幅方向側面にわたってコンタクト領域を形成する工
程とを含むようにしても、上記目的が達成される。The method of the present invention further comprises a semiconductor layer having at least a contact region and a channel region on a substrate,
A gate insulating film and a gate electrode are laminated in this order,
A source electrode and a drain electrode which are at least partially overlapped with both ends in the width direction of the semiconductor layer having a width wider than that of the gate insulating film and the gate electrode and are in contact with the contact region which exists near the overlapped portion. In each of the thin film transistors formed with, a semiconductor layer, a gate insulating film, and a gate electrode are formed on a substrate in this order, and the gate electrode is formed narrower than the gate insulating film; From the semiconductor layer portion below the side surfaces on both sides in the width direction of the gate electrode to forming the contact region from the side surface in the width direction of the semiconductor layer.
【００１０】[0010]
【作用】本発明にあっては、ゲート絶縁膜が幅方向両側
の側面を、ゲート絶縁膜の基板側の幅方向長さよりもゲ
ート電極側の幅方向長さの方が短い傾斜面にして形成さ
れている。よって、ゲート電極側から不純物を注入する
と、ゲート絶縁膜の側面の下からゲート絶縁膜を外れた
位置にわたってコンタクト領域を形成できる。According to the present invention, the gate insulating film is formed such that the side surfaces on both sides in the width direction are inclined surfaces in which the length in the width direction on the gate electrode side is shorter than the length in the width direction on the substrate side of the gate insulating film. Has been done. Therefore, by implanting impurities from the gate electrode side, the contact region can be formed from below the side surface of the gate insulating film to a position outside the gate insulating film.
【００１１】或は、ゲート電極をゲート絶縁膜より狭幅
に形成してもよい。この状態で、ゲート電極側から不純
物を注入すると、ゲート電極の幅方向両側の側面の下方
にある半導体層部分から半導体層の幅方向側面にわたっ
てコンタクト領域を形成できる。Alternatively, the gate electrode may be formed narrower than the gate insulating film. In this state, if impurities are implanted from the gate electrode side, a contact region can be formed from the semiconductor layer portion below both side surfaces in the width direction of the gate electrode to the side surface in the width direction of the semiconductor layer.
【００１２】したがって、ゲート絶縁膜の下にもコンタ
クト領域が存在するため、チャネル領域とソース電極と
の間及びチャネル領域とドレイン電極との間のコンタク
ト領域の厚さが増し、このコンタクト領域を介してチャ
ネル領域とソース電極の離隔距離、及びチャネル領域と
ドレイン電極の離隔距離がそれぞれ長くなる。Therefore, since the contact region also exists under the gate insulating film, the thickness of the contact region between the channel region and the source electrode and between the channel region and the drain electrode increases, and the contact region is interposed. As a result, the separation distance between the channel region and the source electrode and the separation distance between the channel region and the drain electrode become long.
【００１３】[0013]
【実施例】以下、本発明の実施例について説明する。EXAMPLES Examples of the present invention will be described below.
【００１４】（実施例１）図２は本実施例の薄膜トラン
ジスタの一部を示す平面図、図１は図２のＢ−Ｂ線によ
る断面図である。この薄膜トランジスタは、ガラス等の
透明性絶縁基板１の上に半導体層２、ゲート絶縁膜３お
よびゲート電極４がこの順に設けられている。ゲート絶
縁膜３は上側の幅よりも下側の幅の方が長い台形状の断
面を有し、両側面３ａ、３ｂを傾斜角θで傾斜させて形
成されており、その上に存在するゲート電極４は、その
下側の幅をゲート絶縁膜３の上側の幅と同一となるよう
に形成されている。一方、ゲート絶縁膜３の下に存在す
る半導体層２は、その上側の幅をゲート絶縁膜３の下側
の幅よりも長くなしてあり、かつ、半導体層２の幅方向
（Ｂ−Ｂ線に沿った方向）両端からゲート絶縁膜３の両
側面３ａ、３ｂの下にわたって、不純物をイオン注入し
てなるコンタクト領域２ａ、２ｂが形成されている。な
お、ゲート電極４には、走査信号を送るためのゲート電
極配線７と電気的に接続されている。(Embodiment 1) FIG. 2 is a plan view showing a part of a thin film transistor of this embodiment, and FIG. 1 is a sectional view taken along line BB of FIG. In this thin film transistor, a semiconductor layer 2, a gate insulating film 3, and a gate electrode 4 are provided in this order on a transparent insulating substrate 1 such as glass. The gate insulating film 3 has a trapezoidal cross section in which the width of the lower side is longer than the width of the upper side, and both side surfaces 3a and 3b are inclined at an inclination angle θ, and the gate existing thereabove. The electrode 4 is formed such that its lower width is equal to the upper width of the gate insulating film 3. On the other hand, the semiconductor layer 2 existing under the gate insulating film 3 has a width on the upper side longer than the width on the lower side of the gate insulating film 3, and the width direction of the semiconductor layer 2 (line B-B). The contact regions 2a, 2b formed by ion implantation of impurities are formed from both ends to the bottoms of both side faces 3a, 3b of the gate insulating film 3. The gate electrode 4 is electrically connected to a gate electrode wiring 7 for sending a scanning signal.
【００１５】上記半導体層２の上から基板１の上にわた
って、ゲート絶縁膜３で分断された状態にソース電極５
ａとドレイン電極５ｂが形成されており、ドレイン電極
５ｂにはその上に一部を重畳して形成された図示しない
絵素電極が電気的に接続されている。一方、ソース電極
５ａにはソース信号を送るためのソース電極配線８が電
気的に接続されている。かかる状態の基板１の上の全面
にわたって保護膜６が形成されて、本実施例の薄膜トラ
ンジスタが構成されている。The source electrode 5 is divided from the semiconductor layer 2 to the substrate 1 in a state of being divided by the gate insulating film 3.
a and a drain electrode 5b are formed, and the drain electrode 5b is electrically connected to a pixel electrode (not shown) which is partially overlapped on the drain electrode 5b. On the other hand, a source electrode wiring 8 for transmitting a source signal is electrically connected to the source electrode 5a. The protective film 6 is formed over the entire surface of the substrate 1 in this state, and the thin film transistor of this embodiment is configured.
【００１６】次に、この構成の薄膜トランジスタの製造
方法について説明する。Next, a method of manufacturing the thin film transistor having this structure will be described.
【００１７】先ず、図１に示すように、ガラス等の絶縁
性基板１の上にアモルファスシリコンを２００オングス
トローム〜１５００オングストロームの厚みで堆積して
パターニングし、半導体層２を形成する。次いで、この
半導体層２の上に、ＳｉＮx等からなるゲート絶縁膜３
を同様にして５００オングストローム〜５０００オング
ストロームの厚みで形成する。この形成の際、ドライエ
ッチング、ウエットエッチングの手法を用いてゲート絶
縁膜３の側面３ａ、３ｂを傾斜させて形成する。側面３
ａ、３ｂの傾斜角θは、９０°未満、望ましくは１０°
から７０°、更に望ましくは３０°から５０°とする。
要は、傾斜させることにより、両側面３ａ、３ｂにおけ
る下部での厚みを薄くし、両側面３ａ、３ｂの下の半導
体層２部分にも不純物をイオン注入できるような角度と
する。なお、両側面３ａ、３ｂの傾斜角θは相互に異な
らせてもよい。First, as shown in FIG. 1, amorphous silicon is deposited on an insulating substrate 1 such as glass to a thickness of 200 Å to 1500 Å and patterned to form a semiconductor layer 2. Then, a gate insulating film 3 made of SiN x or the like is formed on the semiconductor layer 2.
Is similarly formed to a thickness of 500 angstroms to 5000 angstroms. At the time of this formation, the side surfaces 3a and 3b of the gate insulating film 3 are formed to be inclined by using a method of dry etching or wet etching. Side 3
The inclination angle θ of a and 3b is less than 90 °, preferably 10 °
To 70 °, more preferably 30 ° to 50 °.
In short, the inclination is made to reduce the thickness of the lower portions of the side surfaces 3a and 3b, and the angle is set so that the impurity can be ion-implanted also into the semiconductor layer 2 portion below the side surfaces 3a and 3b. The inclination angles θ of the side surfaces 3a and 3b may be different from each other.
【００１８】次いで、ゲート絶縁膜３の上に、Ｔａ，Ｔ
ｉ，Ａｌ，Ｃｒ等の単層または多層の金属をスパッタリ
ング法によりゲート絶縁膜上に２０００オングストロー
ム〜４０００オングストローム堆積し、パターニングし
てゲート電極４を形成する。パターニングのとき、ゲー
ト電極４はその下のゲート絶縁膜３の上面と同じ形状・
大きさに作製する。Next, on the gate insulating film 3, Ta, T
A single-layer or multi-layer metal such as i, Al, and Cr is deposited on the gate insulating film at 2000 angstroms to 4000 angstroms by a sputtering method, and patterned to form the gate electrode 4. At the time of patterning, the gate electrode 4 has the same shape as the upper surface of the gate insulating film 3 thereunder.
Make to size.
【００１９】次いで、その上から、例えばＶ族元素また
はその化合物や、III族元素またはその化合物の不純物
を半導体層２に加速電圧１ｋＶ〜１００ｋＶでイオン注
入する。望ましくは１０ｋＶ〜５０ｋＶでイオン注入す
る。このとき、ゲート絶縁膜３に覆われていない半導体
層２部分、及びゲート絶縁膜３の側面３ａ、３ｂにて覆
われた半導体層２部分の一部に、上記不純物が打ち込ま
れて、コンタクト領域２ａ、２ｂを形成する。ゲート絶
縁膜３にて覆われた半導体層２の中央部は不純物が注入
されずに元の状態のまま保持され、チャネル領域として
機能する。なお、上記半導体層２、ゲート絶縁膜３及び
ゲート電極４の各厚みは、前記コンタクト領域２ａ、２
ｂのイオン注入程度に応じて決定するとよい。Then, from above, impurities such as a group V element or a compound thereof and a group III element or a compound thereof are ion-implanted into the semiconductor layer 2 at an acceleration voltage of 1 kV to 100 kV. Ion implantation is preferably performed at 10 kV to 50 kV. At this time, the impurities are implanted into a part of the semiconductor layer 2 which is not covered with the gate insulating film 3 and a part of the semiconductor layer 2 which is covered with the side surfaces 3a and 3b of the gate insulating film 3, so that the contact region is formed. 2a and 2b are formed. The central portion of the semiconductor layer 2 covered with the gate insulating film 3 is not implanted with impurities and is kept in its original state and functions as a channel region. The thicknesses of the semiconductor layer 2, the gate insulating film 3, and the gate electrode 4 are the same as those of the contact regions 2a, 2
It may be determined according to the degree of ion implantation of b.
【００２０】次いで、ゲート電極４上に、ジクロルベン
ゼン処理等により逆テーパ状にしたレジスト膜を形成
し、その後、Ｔｉ，Ｃｒ，Ｍｏ，Ａｌ等を２０００オン
グストローム〜４０００オングストローム堆積した後リ
フトオフする。これにより半導体層２及び基板１の上の
所定領域にソース電極１５ａとドレイン電極１５ｂが形
成される。Then, an inversely tapered resist film is formed on the gate electrode 4 by a dichlorobenzene treatment or the like, and thereafter, Ti, Cr, Mo, Al or the like is deposited to 2000 angstroms to 4000 angstroms and then lifted off. As a result, the source electrode 15a and the drain electrode 15b are formed in predetermined regions on the semiconductor layer 2 and the substrate 1.
【００２１】次いで、かかる基板１の上に全面にわたっ
て保護膜６を形成する。これにより、図１に示した本実
施例の薄膜トランジスタが製造される。Next, a protective film 6 is formed on the entire surface of the substrate 1. As a result, the thin film transistor of this embodiment shown in FIG. 1 is manufactured.
【００２２】したがって、このようにして製造された薄
膜トランジスタにおいては、図１に示すように、ゲート
絶縁膜３の下に不純物が打ち込まれたコンタクト領域２
ａ、２ｂが存在する状態となる。このため、チャネル領
域とソース電極５ａとの間及びチャネル領域とドレイン
電極５ｂとの間が、低濃度に不純物が打ち込まれたコン
タクト領域２ａ、２ｂの存在により隔離され、ソース電
極５ａとドレイン電極５ｂとの間でのリークの発生を抑
制することができる。Therefore, in the thin film transistor manufactured in this way, as shown in FIG. 1, the contact region 2 in which impurities are implanted under the gate insulating film 3 is formed.
A and 2b exist. Therefore, the channel region and the source electrode 5a are separated from each other and the channel region and the drain electrode 5b are separated from each other by the presence of the contact regions 2a and 2b in which impurities are implanted at a low concentration, and the source electrode 5a and the drain electrode 5b are isolated. It is possible to suppress the occurrence of a leak between and.
【００２３】（実施例２）図４は本発明の他の実施例に
係る薄膜トランジスタの一部を示す平面図、図３は図４
のＣ−Ｃ線による断面図である。この薄膜トランジスタ
は、透明性絶縁基板１１の上に半導体層１２、ゲート絶
縁膜１３及びゲート電極１４がこの順に形成されてお
り、各層の幅（Ｃ−Ｃ線に沿った方向）は半導体層１２
よりもゲート絶縁膜１３の方が短く、ゲート絶縁膜１３
よりもゲート電極１４の方が短くしてある。半導体層１
２の幅方向両側には、不純物をイオン注入したコンタク
ト領域１２ａ、１２ｂが形成され、このコンタクト領域
１２ａ、１２ｂは幅方向においてゲート電極１４の端の
下方から半導体層１２の端までにわたって存在する。な
お、ゲート電極１４には、走査信号を送るためのゲート
電極配線１７と電気的に接続されている。(Embodiment 2) FIG. 4 is a plan view showing a part of a thin film transistor according to another embodiment of the present invention, and FIG.
It is sectional drawing by the CC line of FIG. In this thin film transistor, a semiconductor layer 12, a gate insulating film 13, and a gate electrode 14 are formed in this order on a transparent insulating substrate 11, and the width of each layer (the direction along the CC line) is the semiconductor layer 12.
The gate insulating film 13 is shorter than the gate insulating film 13
The gate electrode 14 is shorter than the gate electrode 14. Semiconductor layer 1
Impurity ion-implanted contact regions 12a and 12b are formed on both sides in the width direction of the contact region 2. The contact regions 12a and 12b extend in the width direction from below the end of the gate electrode 14 to the end of the semiconductor layer 12. The gate electrode 14 is electrically connected to a gate electrode wiring 17 for sending a scanning signal.
【００２４】かかる半導体層１２の上から基板１１の上
にわたる所定領域には、ゲート絶縁膜１３で分断されて
ソース電極１５ａとドレイン電極１５ｂが形成され、ド
レイン電極１５ｂにはその上に一部を重畳して形成され
た図示しない絵素電極が電気的に接続されている。一
方、ソース電極１５ａにはソース信号を送るためのソー
ス電極配線１８が電気的に接続されている。かかる状態
の基板１１の上の全面にわたって保護膜１６が形成され
て、本実施例の薄膜トランジスタが構成されている。A source electrode 15a and a drain electrode 15b are formed in a predetermined region extending from above the semiconductor layer 12 to above the substrate 11, separated by the gate insulating film 13, and the drain electrode 15b is partially covered with the source electrode 15a and the drain electrode 15b. The picture element electrodes (not shown) formed in an overlapping manner are electrically connected. On the other hand, a source electrode wiring 18 for sending a source signal is electrically connected to the source electrode 15a. The protective film 16 is formed over the entire surface of the substrate 11 in this state, and the thin film transistor of this embodiment is configured.
【００２５】次に、この構成の薄膜トランジスタの製造
方法について説明する。Next, a method of manufacturing the thin film transistor having this structure will be described.
【００２６】先ず、ガラス等の透明性絶縁基板１１の上
に、アモルファスシリコンを２００オングストローム〜
１５００オングストロームの厚みで堆積してパターニン
グし、半導体層１２を形成する。First, amorphous silicon of 200 angstroms or more is formed on a transparent insulating substrate 11 such as glass.
The semiconductor layer 12 is formed by depositing and patterning with a thickness of 1500 Å.
【００２７】次いで、この半導体層１２の上にＳｉＮx
を５００オングストローム〜５０００オングストローム
の厚みで堆積し、ゲート絶縁膜１３を形成する。Then, SiN x is deposited on the semiconductor layer 12.
Is deposited to a thickness of 500 Å to 5000 Å to form the gate insulating film 13.
【００２８】次いで、ゲート絶縁膜１３の上に、Ｔａ，
Ｔｉ，Ａｌ，Ｃｒ等の単層または多層の金属をスパッタ
リング法により２０００オングストローム〜４０００オ
ングストローム堆積し、パターニングして、ゲート電極
１４を形成する。パターニングのとき、ゲート電極１４
は、その下のゲート絶縁膜１３より狭幅に作製しなけれ
ばならない。その結果、不純物をゲート電極４と重なっ
ていないゲート絶縁膜３の下の半導体層２に注入させる
ことができる。Next, on the gate insulating film 13, Ta,
A single-layer or multi-layer metal such as Ti, Al, or Cr is deposited by a sputtering method at 2000 Å to 4000 Å, and patterned to form the gate electrode 14. When patterning, the gate electrode 14
Must be made narrower than the gate insulating film 13 thereunder. As a result, impurities can be injected into the semiconductor layer 2 below the gate insulating film 3 that does not overlap the gate electrode 4.
【００２９】次いで、その上から例えばＶ族元素または
その化合物や、III族元素またはその化合物の不純物を
半導体層１２に加速電圧１ｋＶ〜１００ｋＶでイオン注
入する。このとき、ゲート絶縁膜１３で覆われていない
半導体層１２部分、及びゲート電極１４に覆われていな
いゲート絶縁膜１３の下部の半導体層１２部分に、不純
物が打ち込まれて、コンタクト領域１２ａ、１２ｂが形
成される。ゲート絶縁膜１３の下にある半導体層１２の
中央部ではそのままの状態を保持してチャネル領域が形
成される。なお、半導体層１２、ゲート絶縁膜１３及び
ゲート電極１４の各層の厚みは、コンタクト領域１２
ａ、１２ｂにおけるイオン注入程度に応じて決定すると
よい。Then, from above, for example, an impurity of a group V element or a compound thereof, or an impurity of a group III element or a compound thereof is ion-implanted into the semiconductor layer 12 at an acceleration voltage of 1 kV to 100 kV. At this time, impurities are implanted into the semiconductor layer 12 portion not covered with the gate insulating film 13 and the semiconductor layer 12 portion below the gate insulating film 13 not covered with the gate electrode 14, so that the contact regions 12a, 12b. Is formed. In the central portion of the semiconductor layer 12 below the gate insulating film 13, the channel region is formed while maintaining the same state. The thicknesses of the semiconductor layer 12, the gate insulating film 13, and the gate electrode 14 are the same as those of the contact region 12.
It may be determined according to the degree of ion implantation in a and 12b.
【００３０】次いで、ゲート電極１４上に、ジクロルベ
ンゼン処理などにより逆テーパ状にしたレジスト膜を形
成し、その後、Ｔｉ、Ｃｒ、Ｍｏ、Ａｌなどを２０００
オングストローム〜４０００オングストローム堆積した
後、リフトオフする。これにより半導体層１２の上から
基板１１の上の所定領域にわたり、ゲート絶縁膜１３で
分断された状態でソース電極１５ａ、ドレイン電極１５
ｂが形成される。Then, an inversely tapered resist film is formed on the gate electrode 14 by a dichlorobenzene treatment or the like, and then Ti, Cr, Mo, Al or the like is added to 2000.
After depositing angstrom to 4000 angstrom, lift off. As a result, the source electrode 15 a and the drain electrode 15 are separated from the semiconductor layer 12 over a predetermined region on the substrate 11 in a state of being divided by the gate insulating film 13.
b is formed.
【００３１】かかる状態の基板１１の上の全面を覆って
保護膜１６を形成する。これにより本実施例の薄膜トラ
ンジスタが製造される。A protective film 16 is formed so as to cover the entire surface of the substrate 11 in this state. As a result, the thin film transistor of this example is manufactured.
【００３２】したがって、このようにして製造された薄
膜トランジスタにおいても、図３に示すように、ゲート
絶縁膜１３の下に不純物が打ち込まれたコンタクト領域
１２ａ、１２ｂが存在する状態となる。このため、チャ
ネル領域とソース電極１５ａとの間及びチャネル領域と
ドレイン電極１５ｂとの間が、低濃度に不純物が打ち込
まれたコンタクト領域１２ａ、１２ｂの存在により隔離
され、ソース電極１５ａとドレイン電極１５ｂとの間で
のリークの発生を抑制することができる。Therefore, also in the thin film transistor thus manufactured, as shown in FIG. 3, contact regions 12a and 12b in which impurities are implanted are present under the gate insulating film 13. Therefore, the channel region and the source electrode 15a are separated from each other and the channel region and the drain electrode 15b are separated from each other by the presence of the contact regions 12a and 12b in which impurities are implanted at a low concentration, and the source electrode 15a and the drain electrode 15b are isolated. It is possible to suppress the occurrence of a leak between and.
【００３３】なお、上述した２つの実施例ではイオン注
入法を用いてコンタクト層を形成しているが、本発明は
これに限らず、他の方法を用いて同一部分にコンタクト
層を形成してもよい。Although the contact layer is formed by the ion implantation method in the above-mentioned two embodiments, the present invention is not limited to this, and the contact layer is formed in the same portion by another method. Good.
【００３４】また、上述した２つの実施例では半導体層
２、１２としてアモルファスシリコンを用いているが、
５００〜２０００オングストロームのポリシリコンを用
いてもよい。Although amorphous silicon is used as the semiconductor layers 2 and 12 in the above-mentioned two embodiments,
500-2000 Angstroms of polysilicon may be used.
【００３５】更に、上述した２つの実施例ではゲート絶
縁膜３、１３としてＳｉＮXを用いたが、ＳｉＯ2を用い
てもよい。Further, although SiN x is used as the gate insulating films 3 and 13 in the above-mentioned two embodiments, SiO 2 may be used.
【００３６】[0036]
【発明の効果】本発明による場合は、ゲート絶縁膜の下
にも不純物が打ち込まれたコンタクト領域が存在するの
で、ソース電極とドレイン電極との間に発生するリーク
電流を１〜２桁程度減少させることができ、リークの発
生を抑制することが可能となり、この結果として大電流
が要求されるアクティブマトリクス型表示装置に適用で
きる。また、本発明方法を用いることによりプロセスや
フォトマスクの数を増やすことなく、リークの発生が抑
制された薄膜トランジスタを製造することができるとい
う優れた効果を有する。According to the present invention, since the contact region in which the impurities are implanted exists under the gate insulating film, the leak current generated between the source electrode and the drain electrode is reduced by about 1 to 2 digits. Therefore, it is possible to suppress the occurrence of leakage, and as a result, the present invention can be applied to an active matrix display device that requires a large current. Further, by using the method of the present invention, it is possible to manufacture a thin film transistor in which the occurrence of leakage is suppressed without increasing the number of processes and photomasks.
【図１】本実施例の薄膜トランジスタを示す断面図（図
２のＢ−Ｂ線による断面図）である。FIG. 1 is a cross-sectional view (cross-sectional view taken along the line BB of FIG. 2) showing a thin film transistor of this example.
【図２】図１の薄膜トランジスタを示す平面図である。FIG. 2 is a plan view showing the thin film transistor of FIG.
【図３】他の実施例の薄膜トランジスタを示す断面図
（図４のＣ−Ｃ線による断面図）である。FIG. 3 is a cross-sectional view (cross-sectional view taken along the line CC of FIG. 4) showing a thin film transistor of another embodiment.
【図４】図３の薄膜トランジスタを示す平面図である。FIG. 4 is a plan view showing the thin film transistor of FIG.
【図５】従来の薄膜トランジスタを示す平面図である。FIG. 5 is a plan view showing a conventional thin film transistor.
【図６】図５のＡ−Ａ線による断面図である。6 is a cross-sectional view taken along the line AA of FIG.
１、１１ 絶縁基板 ２、１２ 半導体層（チャネル領域） ２ａ、１２ａ コンタクト領域 ２ｂ、１２ｂ コンタクト領域 ３、１３ ゲート絶縁膜 ３ａ、３ｂ 側面 ４、１４ ゲート電極 ５ａ、１５ａ ソース電極 ５ｂ、１５ｂ ドレイン電極 ６、１６ 保護膜 1, 11 Insulating substrate 2, 12 Semiconductor layer (channel region) 2a, 12a Contact region 2b, 12b Contact region 3, 13 Gate insulating film 3a, 3b Side surface 4, 14 Gate electrode 5a, 15a Source electrode 5b, 15b Drain electrode 6 , 16 Protective film
フロントページの続き (72)発明者 森本 弘 大阪市阿倍野区長池町22番22号 シヤープ 株式会社内Front page continuation (72) Inventor Hiroshi Morimoto 22-22 Nagaikecho, Abeno-ku, Osaka
Claims (4)
域とを少なくとも有する半導体層、ゲート絶縁膜及びゲ
ート電極がこの順に積層形成され、ゲート絶縁膜及びゲ
ート電極よりも広幅になした半導体層の幅方向両端部上
と少なくとも一部重畳し、かつその重畳部近傍に存在す
るようになした該コンタクト領域と接してソース電極及
びドレイン電極がそれぞれ形成された薄膜トランジスタ
において、 該ゲート絶縁膜が幅方向両側の側面を、ゲート絶縁膜の
基板側の幅方向長さよりもゲート電極側の幅方向長さの
方が短い傾斜面にして形成され、該側面の少なくとも一
部と重畳する半導体層部分とゲート絶縁膜を外れた半導
体層部分とにコンタクト領域が設けられ、ゲート絶縁膜
下であって該コンタクト領域を避けた半導体層部分にチ
ャネル領域が設けられた薄膜トランジスタ。1. A width of a semiconductor layer having a width wider than that of a gate insulating film and a gate electrode, in which a semiconductor layer having at least a contact region and a channel region, a gate insulating film and a gate electrode are laminated in this order on a substrate. In a thin film transistor in which a source electrode and a drain electrode are formed so as to contact at least partly overlap with both end portions in the direction and in the vicinity of the overlapping portion, the gate insulating film is formed on both sides in the width direction. The side surface of the gate insulating film is formed as an inclined surface whose width direction length on the gate electrode side is shorter than the width direction on the substrate side of the gate insulating film, and a semiconductor layer portion which overlaps at least a part of the side surface and gate insulation A contact region is provided in the semiconductor layer portion outside the film, and a channel is formed in the semiconductor layer portion under the gate insulating film and avoiding the contact region. A thin film transistor-pass is provided.
域とを少なくとも有する半導体層、ゲート絶縁膜及びゲ
ート電極がこの順に積層形成され、ゲート絶縁膜及びゲ
ート電極よりも広幅になした半導体層の幅方向両端部上
と少なくとも一部重畳し、かつその重畳部近傍に存在す
るようになした該コンタクト領域と接してソース電極及
びドレイン電極がそれぞれ形成された薄膜トランジスタ
において、 基板上に、半導体層、ゲート絶縁膜及びゲート電極をこ
の順に、かつ該ゲート絶縁膜の幅方向両側の側面を、ゲ
ート絶縁膜の基板側の幅方向長さよりもゲート電極側の
幅方向長さの方が短い傾斜面にして形成する工程と、 半導体層にゲート電極側からイオン注入し、該側面の少
なくとも一部と重畳する半導体層部分とゲート絶縁膜を
外れた半導体層部分とにコンタクト領域を形成する工程
とを含む薄膜トランジスタの製造方法。2. A width of a semiconductor layer having a width wider than that of the gate insulating film and the gate electrode, in which a semiconductor layer having at least a contact region and a channel region, a gate insulating film, and a gate electrode are laminated in this order on a substrate. In a thin film transistor in which a source electrode and a drain electrode are respectively formed so as to contact at least partly overlap with both end portions in the direction and in the vicinity of the overlapping portion, a semiconductor layer and a gate are formed on a substrate. The insulating film and the gate electrode are formed in this order, and the side surfaces on both sides in the width direction of the gate insulating film are inclined surfaces whose width direction length on the gate electrode side is shorter than the width direction length on the substrate side of the gate insulation film. A step of forming the semiconductor layer, in which ions are implanted into the semiconductor layer from the side of the gate electrode, and the semiconductor layer portion overlapping at least a part of the side surface and the gate insulating film are removed. Method of manufacturing a thin film transistor including forming a contact region in the body layer portion.
域とを少なくとも有する半導体層、ゲート絶縁膜及びゲ
ート電極がこの順に積層形成され、ゲート絶縁膜及びゲ
ート電極よりも広幅になした半導体層の幅方向両端部上
と少なくとも一部重畳し、かつその重畳部近傍に存在す
るようになした該コンタクト領域と接してソース電極及
びドレイン電極がそれぞれ形成された薄膜トランジスタ
において、 該ゲート電極が該ゲート絶縁膜より狭幅に形成され、該
ゲート電極の幅方向両側の側面の下方にある半導体層部
分から半導体層の幅方向側面にわたってコンタクト領域
が形成され、ゲート絶縁膜下であって該コンタクト領域
を避けた半導体層部分に該チャネル領域が形成された薄
膜トランジスタ。3. A width of a semiconductor layer which is wider than a gate insulating film and a gate electrode, in which a semiconductor layer having at least a contact region and a channel region, a gate insulating film and a gate electrode are laminated in this order on a substrate. In a thin film transistor in which a source electrode and a drain electrode are respectively formed in contact with the contact region so as to at least partially overlap with both end portions in the direction and near the overlapping portion, the gate electrode is the gate insulating film. A contact region is formed over a widthwise side surface of the semiconductor layer from a semiconductor layer portion below the side surfaces on both sides in the width direction of the gate electrode, and is formed under a gate insulating film to avoid the contact area. A thin film transistor in which the channel region is formed in a semiconductor layer portion.
域とを少なくとも有する半導体層、ゲート絶縁膜及びゲ
ート電極がこの順に積層形成され、ゲート絶縁膜及びゲ
ート電極よりも広幅になした半導体層の幅方向両端部上
と少なくとも一部重畳し、かつその重畳部近傍に存在す
るようになした該コンタクト領域と接してソース電極及
びドレイン電極がそれぞれ形成された薄膜トランジスタ
において、 基板上に、半導体層、ゲート絶縁膜及びゲート電極をこ
の順に、かつ、該ゲート電極を該ゲート絶縁膜より狭幅
に形成する工程と、 半導体層にゲート電極側からイオン注入し、該ゲート電
極の幅方向両側の側面の下方にある半導体層部分から半
導体層の幅方向側面にわたってコンタクト領域を形成す
る工程とを含む薄膜トランジスタの製造方法。4. A width of a semiconductor layer having a width wider than that of a gate insulating film and a gate electrode, in which a semiconductor layer having at least a contact region and a channel region, a gate insulating film and a gate electrode are laminated in this order on a substrate. In a thin film transistor in which a source electrode and a drain electrode are respectively formed so as to contact at least partly overlap with both end portions in the direction and in the vicinity of the overlapping portion, a semiconductor layer and a gate are formed on a substrate. Forming an insulating film and a gate electrode in this order, and forming the gate electrode so as to have a width narrower than that of the gate insulating film; Forming a contact region from the semiconductor layer portion extending from the side of the semiconductor layer to the widthwise side surface of the semiconductor layer. .
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21395391A JP2719252B2 (en) | 1991-08-26 | 1991-08-26 | Thin film transistor |
| EP91312014A EP0493113B1 (en) | 1990-12-28 | 1991-12-24 | A method for producing a thin film transistor and an active matrix substrate for liquid crystal display devices |
| DE69125260T DE69125260T2 (en) | 1990-12-28 | 1991-12-24 | A method of manufacturing a thin film transistor and an active matrix substrate for liquid crystal display devices |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21395391A JP2719252B2 (en) | 1991-08-26 | 1991-08-26 | Thin film transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555573A true JPH0555573A (en) | 1993-03-05 |
| JP2719252B2 JP2719252B2 (en) | 1998-02-25 |
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| Application Number | Title | Priority Date | Filing Date |
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