JPH06112485A - Thin film transistor array - Google Patents
Thin film transistor arrayInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、アモルファスシリコン
を用いた逆スタガー型チャネル堀込み構造の薄膜トラン
ジスタアレイに関し、特にアクティブマトリクス型液晶
ディスプレイの駆動用素子として用いられる薄膜トラン
ジスタアレイに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an inverse stagger type channel engraving thin film transistor array using amorphous silicon, and more particularly to a thin film transistor array used as a driving element of an active matrix type liquid crystal display.
【０００２】[0002]
【従来の技術】図５は従来の薄膜トランジスタアレイの
構成を示す縦断面図である。従来の薄膜トランジスタア
レイは、絶縁基板を構成するガラス基板３０１上にアル
ミ、クロム、タンタルなどの金属をスパッタ法により成
膜し、これをフォトリソグラフィとウェットエッチング
の方法によりゲート電極３０２を形成しパターニングす
る。次に、窒化シリコン（１００ｎｍ）および酸化シリ
コン膜（３００ｎｍ）が積層されたゲート絶縁層（１）
３０９（４００ｎｍ）と、アモルファスシリコン膜（３
００ｎｍ）およびリンをドープしたｎ型アモルファスシ
リコン膜（６０ｎｍ）により形成されたゲート絶縁層
（２）３１０とをプラズマＣＶＤ法により真空中で連続
成膜する。2. Description of the Related Art FIG. 5 is a vertical sectional view showing the structure of a conventional thin film transistor array. In a conventional thin film transistor array, a metal such as aluminum, chromium, or tantalum is formed by a sputtering method on a glass substrate 301 that constitutes an insulating substrate, and a gate electrode 302 is formed and patterned by photolithography and wet etching. . Next, a gate insulating layer (1) in which a silicon nitride (100 nm) and a silicon oxide film (300 nm) are laminated.
309 (400 nm) and amorphous silicon film (3
00 nm) and a gate insulating layer (2) 310 formed of an n-type amorphous silicon film (60 nm) doped with phosphorus are continuously formed in a vacuum by a plasma CVD method.
【０００３】次に、アモルファスシリコンのｎ−アモル
ファスシリコン膜をフォトリソグラフィとドライエッチ
ングの方法によりしま状に加工してアモルファスシリコ
ン半導体層３０３を形成し、さらに、ゲート絶縁層
（１）３０９にも同様の方法により電極接続用のコンタ
クトホールを形成する。その後、これらの上に再度アル
ミ、クロム、などの金属を成膜し、これをフォトリソグ
ラフィの方法によりソース電極３０５およびドレイン電
極３０６の配線をパターニングする。Next, an n-amorphous silicon film of amorphous silicon is processed into a stripe shape by a photolithography and dry etching method to form an amorphous silicon semiconductor layer 303, and the same is applied to the gate insulating layer (1) 309. A contact hole for electrode connection is formed by the method described above. After that, a metal such as aluminum and chromium is again formed on these, and the wiring of the source electrode 305 and the drain electrode 306 is patterned by the method of photolithography.
【０００４】次いで、チャネル形成のためにアモルファ
スシリコン半導体層３０３上に残ったｎ−アモルファス
シリコン膜をドライエッチング法により除去し、（以
下、チャネルエッチングという）、最後に堀込んだチャ
ネルを保護するためのパシベーション膜３０８として窒
化シリコン膜をプラズマＣＶＤ法により成膜し、電極接
続用のコンタクトホールをフォトリソグラフィの方法に
より形成する。Next, the n-amorphous silicon film remaining on the amorphous silicon semiconductor layer 303 for forming a channel is removed by a dry etching method (hereinafter referred to as channel etching) to protect the finally dug channel. A silicon nitride film is formed as the passivation film 308 by plasma CVD, and contact holes for electrode connection are formed by photolithography.
【０００５】[0005]
【発明が解決しようとする課題】上述した従来の薄膜ト
ランジスタアレイは、ゲート電極とソースおよびドレイ
ン電極との交差部における層間ショートの防止、あるい
はゲート電極の保護のためにゲート絶縁層を二重化して
いる。そのためにトランジスタ部のゲート絶縁層の厚さ
が増大しトランジスタの特性が劣化し、ゲート絶縁層の
中に界面準位や電荷トラップなどが生じ易くなり特性を
不安定化させる問題があった。In the above-mentioned conventional thin film transistor array, the gate insulating layer is doubled in order to prevent an interlayer short circuit at the intersection of the gate electrode and the source and drain electrodes or to protect the gate electrode. . Therefore, there is a problem that the thickness of the gate insulating layer in the transistor portion is increased, the characteristics of the transistor are deteriorated, interface states and charge traps are easily generated in the gate insulating layer, and the characteristics are destabilized.
【０００６】本発明はこのような問題を解決するもの
で、ゲート絶縁層を薄くし、複雑な界面をなくして動作
特性および安定性を向上させることができる薄膜トラン
ジスタアレイを提供することを目的とする。The present invention solves such a problem, and an object of the present invention is to provide a thin film transistor array capable of improving the operating characteristics and stability by thinning the gate insulating layer and eliminating complicated interfaces. .
【０００７】[0007]
【課題を解決するための手段】本発明は、絶縁基板上に
ゲート電極、ゲート絶縁層、しま状に加工したアモルフ
ァスシリコン半導体層、オーミックコンタクト層、ソー
スおよびドレイン電極が順次積層されパターニングされ
た後にチャネル部分のオーミックコンタクト層がエッチ
ング除去されてパシベーション膜が積層され、さらにパ
ターニングされて形成された薄膜トランジスタアレイに
おいて、前記ゲート電極上の前記ゲート絶縁層を前記ア
モルファスシリコン半導体層の下部については単層構造
としそれ以外については複層構造に構成したことを特徴
とする。According to the present invention, a gate electrode, a gate insulating layer, a striped amorphous silicon semiconductor layer, an ohmic contact layer, a source and a drain electrode are sequentially laminated and patterned on an insulating substrate. In a thin film transistor array formed by etching away an ohmic contact layer of a channel portion and stacking a passivation film, and further patterning the gate insulating layer on the gate electrode, a single layer structure is formed below the amorphous silicon semiconductor layer. Other than that, it is characterized by having a multi-layer structure.
【０００８】前記複層構造のゲート絶縁層は、少なくと
も窒化シリコン膜を含む絶縁性膜の積層構造で形成さ
れ、この窒化シリコン膜が前記アモルファスシリコン半
導体層と接する構造にすることができる。The multi-layered gate insulating layer may be formed of a laminated structure of insulating films including at least a silicon nitride film, and the silicon nitride film may be in contact with the amorphous silicon semiconductor layer.
【０００９】[0009]
【作用】薄膜トランジスタの実効移動度はゲート絶縁層
の誘電率と膜厚に大きく依存し、その動作安定性もゲー
ト絶縁層中の不純物、構造形成の準位、およびトラップ
に大きく関わっている。本発明ではゲート絶縁層をトラ
ンジスタの動作部分であるアモルファスシリコン半導体
層との交差部で単層にしてゲート絶縁膜層を薄くし、複
雑な界面をもたないようにする。これにより、動作特性
および安定性を向上させることができる。The effective mobility of a thin film transistor is largely dependent on the dielectric constant and film thickness of the gate insulating layer, and its operational stability is also greatly related to impurities in the gate insulating layer, the level of structure formation, and traps. In the present invention, the gate insulating layer is made a single layer at the intersection with the amorphous silicon semiconductor layer, which is the operating portion of the transistor, and the gate insulating film layer is made thin so that it does not have a complicated interface. As a result, operating characteristics and stability can be improved.
【００１０】[0010]
【実施例】次に、本発明実施例を図面に基づいて説明す
る。Embodiments of the present invention will now be described with reference to the drawings.
【００１１】（第一実施例）図１は本発明第一実施例の
構成を示す縦断面図である。(First Embodiment) FIG. 1 is a vertical sectional view showing the structure of the first embodiment of the present invention.
【００１２】本発明第一実施例は、厚さ約１ｍｍの低ア
ルカリのガラス基板１０１上に金属クロム（１００ｎ
ｍ）をスパッタ法で成膜し、これをフォトリソグラフィ
とウエットエッチングの方法により所定のパターンに加
工してゲート電極１０２を形成する。次に、スパッタ法
により酸化シリコン膜（１５０ｎｍ）をガラス基板１０
１の全面に披着形成した後、フォトリソグラフィとドラ
イエッチングの技術によりアモルファスシリコン半導体
層１０３と交差する予定の部分の酸化シリコン膜を除去
してゲート絶縁層（１）１０９を形成するさらに、プラ
ズマＣＶＤ法により窒化シリコン膜（３００ｎｍ）、ア
モルファスシリコン膜（３００ｎｍ）、ｎ−アモルファ
スシリコン膜（６０ｎｍ）を真空中で連続成膜する。窒
化シリコン膜はゲート絶縁層（２）１１０となる。次に
アモルファスシリコン膜およびｎ−アモルファスシリコ
ン膜をフォトリソグラフィとドライエッチングの方法に
よりゲート電極１０２およびその必要な部分上に所定の
パターンに加工してアモルファスシリコン半導体層１０
３を形成し、残ったゲート絶縁層（１）１０９の所定の
位置をフォトリソグラフィとドライエッチングの方法に
より電極接続用のコンタクトホールを開ける。In the first embodiment of the present invention, metal chromium (100 n) is formed on a low-alkali glass substrate 101 having a thickness of about 1 mm.
m) is formed by a sputtering method and processed into a predetermined pattern by photolithography and wet etching to form the gate electrode 102. Next, a silicon oxide film (150 nm) is formed on the glass substrate 10 by the sputtering method.
1 is formed on the entire surface of No. 1 and then the silicon oxide film in a portion which is expected to intersect with the amorphous silicon semiconductor layer 103 is removed by a technique of photolithography and dry etching to form a gate insulating layer (1) 109. A silicon nitride film (300 nm), an amorphous silicon film (300 nm), and an n-amorphous silicon film (60 nm) are continuously formed in vacuum by the CVD method. The silicon nitride film becomes the gate insulating layer (2) 110. Next, the amorphous silicon film and the n-amorphous silicon film are processed into a predetermined pattern on the gate electrode 102 and its necessary portion by a method of photolithography and dry etching to form the amorphous silicon semiconductor layer 10.
3 is formed, and a contact hole for electrode connection is opened at a predetermined position of the remaining gate insulating layer (1) 109 by photolithography and dry etching.
【００１３】この上に電極材として金属クロム膜（２０
０ｎｍ）をスパッタ法により成膜し、フォトリソグラフ
ィとドライエッチングの方法により所定のパターンに加
工してソース電極１０５およびドレイン電極１０６を形
成する。次に、チャネル形成のためにアモルファスシリ
コン半導体層１０３上に残ったｎ−アモルファスシリコ
ン膜をソース電極１０５およびドレイン電極１０６をマ
スクとしてドライエッチング法により約１５０ｎｍ除去
する。ソース電極１０５およびドレイン電極１０６の下
に残ったｎ−アモルファスシリコン膜はオーミックコン
タクト層１０７となる。A metal chromium film (20
0 nm) is deposited by a sputtering method and processed into a predetermined pattern by photolithography and dry etching methods to form the source electrode 105 and the drain electrode 106. Then, the n-amorphous silicon film remaining on the amorphous silicon semiconductor layer 103 for forming a channel is removed by about 150 nm by a dry etching method using the source electrode 105 and the drain electrode 106 as a mask. The n-amorphous silicon film remaining under the source electrode 105 and the drain electrode 106 becomes the ohmic contact layer 107.
【００１４】最後に堀込んだチャネルを保護するための
パシベーション膜１０８として窒化シリコン膜をプラズ
マＣＶＤ法により成膜し、その後に電極接続用のコンタ
クトホールをフォトリソグラフィの方法により所定の位
置に形成する。Finally, a silicon nitride film is formed as a passivation film 108 for protecting the dug channel by a plasma CVD method, and then a contact hole for connecting an electrode is formed at a predetermined position by a photolithography method. .
【００１５】本発明第一実施例による薄膜トランジスタ
アレイの動作特性を図３に示す。本発明による薄膜トラ
ンジスタアレイではゲート絶縁層が単層で薄いため従来
例に比べて移動度の高い良好なトランジスタアレイ特性
が得られる。また、図４にゲートに±３０Ｖストレス電
圧を印加した際のしきい値電圧のシフト量を示す。本実
施例によるトランジスタの動作安定性が従来例に比べて
改善されていることがわかる。The operating characteristics of the thin film transistor array according to the first embodiment of the present invention are shown in FIG. In the thin film transistor array according to the present invention, since the gate insulating layer is a single layer and thin, it is possible to obtain good transistor array characteristics with higher mobility than the conventional example. Further, FIG. 4 shows the shift amount of the threshold voltage when a ± 30 V stress voltage is applied to the gate. It can be seen that the operational stability of the transistor according to this embodiment is improved as compared with the conventional example.
【００１６】（第二実施例）図２は本発明第二実施例の
構成を示す縦断面図である。(Second Embodiment) FIG. 2 is a vertical sectional view showing the structure of the second embodiment of the present invention.
【００１７】本発明第二実施例は、厚さ約１ｍｍの低ア
ルカリのガラス基板２０１上に金属クロム（１００ｎ
ｍ）をスパッタ法で成膜し、これをフォトリソグラフィ
とウエットエッチングの方法により所定のパターンに加
工してゲート電極２０２を形成する。さらに、プラズマ
ＣＶＤ法により窒化シリコン膜（３００ｎｍ）、アモル
ファスシリコン膜（１００ｎｍ）を真空中で連続成膜す
る。窒化シリコン膜はゲート絶縁層（１）２０９とな
る。In the second embodiment of the present invention, metal chromium (100 n) is formed on a low-alkali glass substrate 201 having a thickness of about 1 mm.
m) is formed by a sputtering method and processed into a predetermined pattern by photolithography and wet etching to form a gate electrode 202. Further, a silicon nitride film (300 nm) and an amorphous silicon film (100 nm) are continuously formed in vacuum by the plasma CVD method. The silicon nitride film becomes the gate insulating layer (1) 209.
【００１８】次に、アモルファスシリコン膜をフォトリ
ソグラフィとドライエッチングの方法によりゲート電極
２０２およびその他必要な部分上に所定のパターンに加
工してアモルファスシリコン半導体層２０３を形成す
る。この上にプラズマＣＶＤ法により再度窒化シリコン
膜（２００ｎｍ）を形成し、フォトリソグラフィとドラ
イエッチングの方法によりゲート電極２０２とアモルフ
ァスシリコン半導体層２０３との接続用コンタクトホー
ルを開口しゲート絶縁層（２）２１０を形成する。さら
に、このゲート絶縁層（２）２１０をマスクとしてイオ
ン打ち込み法によりアモルファスシリコン半導体層２０
３にリンをドーピングしてオーミックコンタクト層２０
７を形成する。この上に電極材として金属クロム膜（２
００ｎｍ）をスパッタ法により成膜しフォトリソグラフ
ィとドライエッチングの方法により所定のパターンに加
工してソース電極２０５およびドレイン電極２０６を形
成し，さらにパシベーション膜２０８を形成する。Next, the amorphous silicon film is processed into a predetermined pattern on the gate electrode 202 and other necessary portions by a method of photolithography and dry etching to form an amorphous silicon semiconductor layer 203. A silicon nitride film (200 nm) is again formed on this by a plasma CVD method, and a contact hole for connection between the gate electrode 202 and the amorphous silicon semiconductor layer 203 is opened by a method of photolithography and dry etching to form a gate insulating layer (2). 210 is formed. Further, the amorphous silicon semiconductor layer 20 is formed by ion implantation using the gate insulating layer (2) 210 as a mask.
3 is doped with phosphorus to form ohmic contact layer 20.
Form 7. A metal chromium film (2
00 nm) is formed by a sputtering method and processed into a predetermined pattern by a method of photolithography and dry etching to form a source electrode 205 and a drain electrode 206, and further a passivation film 208 is formed.
【００１９】本第二実施例ではチャネルの堀込み工程が
無くアモルファスシリコンの膜厚が薄くできるため動作
特性をさらに向上させることができる。In the second embodiment, since the film thickness of the amorphous silicon can be reduced without the step of forming the channel, the operating characteristics can be further improved.
【００２０】[0020]
【発明の効果】以上説明したように本発明によれば、薄
膜トランジスタアレイのゲート絶縁層がトランジスタの
動作部分であるアモルファスシリコン半導体層との交差
部を単層に構成されるために、ゲート絶縁層の厚さを薄
くするとともに、複雑な界面をなくすことができ、動作
特性および安定性を向上させることができる効果があ
る。As described above, according to the present invention, the gate insulating layer of the thin film transistor array has a single layer at the intersection with the amorphous silicon semiconductor layer which is the operating portion of the transistor. In addition to reducing the thickness, the effect of being able to eliminate complicated interfaces and improving operating characteristics and stability is achieved.
【図１】本発明第一実施例の構成を示す縦断面図。FIG. 1 is a vertical sectional view showing the configuration of a first embodiment of the present invention.
【図２】本発明第二実施例の構成を示す縦断面図。FIG. 2 is a vertical sectional view showing the configuration of a second embodiment of the present invention.
【図３】本発明実施例における効果を示す薄膜トランジ
スタアレイのゲート電圧に対する電流の特性曲線図。FIG. 3 is a characteristic curve diagram of a current with respect to a gate voltage of a thin film transistor array showing an effect in the embodiment of the present invention.
【図４】本発明実施例における効果を示す薄膜トランジ
スタのゲートストレス印加電圧に対するしきい値電圧変
化量の特性曲線図。FIG. 4 is a characteristic curve diagram of a threshold voltage change amount with respect to a gate stress applied voltage of a thin film transistor, which shows effects of the embodiment of the invention.
【図５】従来例の構成を示す縦断面図。FIG. 5 is a vertical cross-sectional view showing a configuration of a conventional example.
１０１、２０１、３０１ ガラス基板 １０２、２０２、３０２ ゲート電極 １０３、２０３、３０３ アモルファスシリコン半導体
層 １０５、２０５、３０５ ソース電極 １０６、２０６、３０６ ドレイン電極 １０７、２０７、３０７ オーミックコンタクト層 １０８、２０８、３０８ パシベーション膜 １０９、２０９、３０９ ゲート絶縁層（１） １１０、２１０、３１０ ゲート絶縁層（２）101, 201, 301 Glass substrate 102, 202, 302 Gate electrode 103, 203, 303 Amorphous silicon semiconductor layer 105, 205, 305 Source electrode 106, 206, 306 Drain electrode 107, 207, 307 Ohmic contact layer 108, 208, 308 Passivation film 109, 209, 309 Gate insulating layer (1) 110, 210, 310 Gate insulating layer (2)
Claims (2)
層、しま状に加工したアモルファスシリコン半導体層、
オーミックコンタクト層、ソースおよびドレイン電極が
順次積層されパターニングされた後にチャネル部分のオ
ーミックコンタクト層がエッチング除去されてパシベー
ション膜が積層され、さらにパターニングされて形成さ
れた薄膜トランジスタアレイにおいて、 前記ゲート電極上の前記ゲート絶縁層を前記アモルファ
スシリコン半導体層の下部については単層構造としそれ
以外については複層構造に構成したことを特徴とする薄
膜トランジスタアレイ。1. A gate electrode, a gate insulating layer, a striped amorphous silicon semiconductor layer on an insulating substrate,
An ohmic contact layer, a source electrode, and a drain electrode are sequentially stacked and patterned, and then an ohmic contact layer of a channel portion is removed by etching, a passivation film is stacked, and the thin film transistor array is further patterned. A thin film transistor array, wherein the gate insulating layer has a single-layer structure below the amorphous silicon semiconductor layer and a multi-layer structure other than the amorphous silicon semiconductor layer.
とも窒化シリコン膜を含む絶縁性膜の積層構造で形成さ
れ、この窒化シリコン膜が前記アモルファスシリコン半
導体層と接する構造である請求項１記載の薄膜トランジ
スタアレイ。2. The multi-layered gate insulating layer is formed of a laminated structure of insulating films including at least a silicon nitride film, and the silicon nitride film is in contact with the amorphous silicon semiconductor layer. Thin film transistor array.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25848492A JP2956380B2 (en) | 1992-09-28 | 1992-09-28 | Thin film transistor array and method of manufacturing the same |
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| Application Number | Priority Date | Filing Date | Title |
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| JP25848492A JP2956380B2 (en) | 1992-09-28 | 1992-09-28 | Thin film transistor array and method of manufacturing the same |
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| Publication Number | Publication Date |
|---|---|
| JPH06112485A true JPH06112485A (en) | 1994-04-22 |
| JP2956380B2 JP2956380B2 (en) | 1999-10-04 |
Family
ID=17320855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25848492A Expired - Fee Related JP2956380B2 (en) | 1992-09-28 | 1992-09-28 | Thin film transistor array and method of manufacturing the same |
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|---|---|
| JP (1) | JP2956380B2 (en) |
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1992
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|---|---|
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| Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070723 Year of fee payment: 8 |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110723 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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|
| S533 | Written request for registration of change of name |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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